[发明专利]一种SWP协议中CLF芯片接口电路

权利要求书

1.一种SWP协议中CLF芯片接口电路，其特征在于，包括输入整形模块(1)，输出负载调制模块(2)，电流采样模块(3)和输出整形模块(4)：

所述输入整形模块(1)的输入端用于连接CLF芯片输出的电压调制信号，所述输出负载调制模块(2)的输入端与所述输入整形模块(1)的输出端连接，所述输出负载调制模块(2)的输出端用于与UICC芯片的C6引脚连接；

所述电流采样模块(3)的输入端与UICC芯片的C6引脚相连；所述输出整形模块(4)的输入端连接至所述电流采样模块(3)的输出端，所述输出整形模块(4)的输出端用于输出电流调制信号给CLF芯片。

2.如权利要求1所述的接口电路，其特征在于，所述负载调制模块(2)包括反相器I3、PMOS管MP1和NMOS管MN1；

所述MP1的源极连接电源VCC，所述MP1的栅极与所述MN1的栅极连接后与所述反相器I3的输出端连接；所述MN1的源极接地，所述MN1的漏极与所述MP1的漏极连接后作为所述负载调制模块(2)的输出端；所述反相器I3的输入端作为所述负载调制模块(2)的输入端。

3.如权利要求1所述的接口电路，其特征在于，所述电流采样模块(3)包括开关管(31)、比例管(32)、放大器(33)和采样输出电路(34)；

所述开关管(31)的第一端连接UICC芯片的C6引脚，所述开关管(31)的第二端连接Y点，所述开关管(31)的控制端连接点；所述比例管(32)连接所述放大器(33)的X点和Y点；所述采样输出电路(34)连接所述放大器(33)的X点和Y点；

其中X点为放大器(33)的第一输入端、Y点为放大器(33)的第二输入端、点为负载调制模块(2)中反相器I3的输出端。

4.如权利要求3所述的接口电路，其特征在于，所述开关管(31)为PMOS管MP2，所述MP2的源极作为所述开关管(31)的第一端，所述MP2的漏极作为所述开关管(31)的第二端，所述MP2的栅极作为所述开关管(31)的控制端。

5.如权利要求3或4所述的接口电路，其特征在于，所述比例管(32)包括PMOS管MP3和PMOS管MP4；所述MP3的源极与所述MP4的源极均连接电源VCC，所述MP3的栅极连接至Q点，所述MP3的漏极连接Y点，所述MP4的栅极接地，所述MP4的漏极连接X点；其中Q点为所述输入整形模块(1)的输出端。

6.如权利要求5所述的接口电路，其特征在于，所述MP1、MP3和MP4的宽长比设为M：1∶1；其中(W/L)₁、(W/L)₃、(W/L)₄分别为MP1、MP3、MP4宽长比，M取值为大于1的整数。

7.如权利要求4所述的接口电路，其特征在于，所述放大器(33)包括PMOS管MP5、PMOS管MP6、NMOS管MN2和NMOS管MN3；

所述MP5的源极连接至Y点，所述MP5的漏极与所述MN2的漏极连接，所述MN2的源极接地；

所述MP6的源极连接至X点，所述MP6的漏极连接至所述MN3的漏极，所述MP6的漏极还与其栅极连接；所述MN3的源极接地；所述MP6的栅极与所述MP5的栅极连接，所述MN2的栅极与所述MN3的栅极连接。

8.如权利要求7所述的接口电路，其特征在于，所述采样输出电路(34)包括PMOS管MP7、PMOS管MP8和电阻R；

所述MP7的源极连接至X点，所述MP7的栅极连接至所述MP5与所述MN2的连接端；所述MP7的漏极通过所述电阻R接地；所述MP8的栅极连接至所述MP6的漏极，所述MP8的源极连接至Y点，所述MP8的漏极连接至MP7的漏极后作为采样输出电路(34)的输出端。