[发明专利]具有自适应误差校准功能的电荷耦合流水线模数转换器

说明书

技术领域

本发明涉及一种流水线模数转换器，尤其涉及一种具有各类误差校准功能的电荷耦合流水线模数转换器。

背景技术

随着数字信号处理技术的不断发展，电子系统的数字化和集成化是必然趋势。然而现实中的信号大都是连续变化的模拟量，需经过模数转换变成数字信号方可输入到数字系统中进行处理和控制，因而模数转换器在未来的数字系统设计中是不可或缺的组成部分。在宽带通信、数字高清电视和雷达等应用领域，系统要求模数转换器同时具有非常高的采样速率和分辨率。这些应用领域的便携式终端产品对于模数转换器的要求不仅要高采样速率和高分辨率，其功耗还应该最小化。

目前，能够同时实现高采样速率和高分辨率的模数转换器结构为流水线结构模数转换器。流水线结构是一种多级的转换结构，每一级使用低精度的基本结构的模数转换器，输入信号经过逐级的处理，最后由每级的结果组合生成高精度的输出。其基本思想就是把总体上要求的转换精度平均分配到每一级,每一级的转换结果合并在一起可以得到最终的转换结果。由于流水线结构模数转换器可以在速度、功耗和芯片面积上实现最好的折中，因此在实现较高精度的模数转换时仍然能保持较高的速度和较低的功耗。

电荷耦合流水线模数转换器就是一种不使用高增益和超宽带宽的运算放大器的模数转换器，该结构模数转换器具有低功耗特性同时又能实现高速度和高精度。图1所示为专利号为200910264739.2的发明中给出的最基本的电荷耦合流水线模数转换器电路结构框图。一个电荷耦合流水线模数转换器通常包括：一个电荷耦合采样保持电路0、n级基于电荷耦合信号处理技术的流水线子级电路1～3、最后一级(第n+1级)N-bit Flash模数转换器电路4、延时同步寄存器5、数字校正电路模块6、基准信号产生电路7和时钟信号产生电路8。另外工作模式控制模块也是模数转换器工作所必须的辅助工作模块，该模块未在图中标识出来。

图2所示即为典型全差分结构实现的1.5bit/级电荷耦合子级流水线电路原理图。图2中电路由全差分的信号处理通道20p和20n构成，整个电路包括2个本级电荷传输控制开关(21p和21n)、2个电荷存储节点(24p和24n)、6个连接到电荷存储节点的电荷存储电容、2个比较器，2个受比较器输出结果控制的基准电荷选择电路(23p和23n)，2个连接到本级电荷存储节点的下一级子级电路的电荷传输控制开关(22p和22n)。电路正常工作时，前级差分电荷包首先通过21p和21n传输并存储在本级电荷存储节点24p和24n，比较器对差分电荷包输入所引起的节点24p和24n之间的电压差变化量与基准信号Vrp和Vrn进行比较，得到本级2位量化输出数字码D1D0；数字输出码D1D0将输出到延时同步寄存器，同时D1D0还将会控制本级的基准信号选择电路23p和23n，使它们分别产生一对互补的基准信号分别控制本级正负端电荷加减电容底板，对由前级传输到本级的差分电荷包进行相应大小的加减处理，得到本级差分余量电荷包；最后，电路完成本级差分余量电荷包由本级向下一级传输，复位信号Vset对本级差分电荷存储节点24p和24n进行复位，完成1.5bit/级电荷耦合流水线子级电路一个完整时钟周期的工作。

采用全差分结构进行信号处理具有非常好的抗共模干扰特性，并且可以使输入信号范围扩大为单端形式的两倍。然而要实现全差分结构信号处理电路的高性能，其进行信号处理的正、负信号处理通路必须严格对称；同时，上述电荷耦合流水线模数转换器中，后续各级电荷耦合子级流水线电路对输入电荷包进行处理时其共模电荷包大小一般保持相等不变。然而，在现有的CMOS工艺条件下，由于工艺波动随机性以及其他各类非理性因素的存在，所实现的正、负信号处理通路不能严格对称，各级电荷耦合子级流水线电路的共模电荷大小不能严格相等，而是存在一定的差模和共模误差。对于精度在10位以下的电荷耦合流水线模数转换器来说，现有CMOS工艺的工艺波动带来的误差可以忽略不计。对于精度达10位以上的电荷耦合流水线模数转换器，现有工艺条件带来的元器件失配差模误差和共模误差将不能忽略。并且实际电路中，全差分输入信号一般是通过单端信号经片外输入采样耦合电路处理得到相位差180°的差分互补信号。由于该输入采样耦合电路存在各类非理想特性，其输出的差分互补信号的共模电平会出现一定幅度的波动，同时其输出差分信号的相位差也会出现一定的误差，这样ADC输入全差分信号就可能会存在一定的共模偏移误差。