[发明专利]三维半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种三维半导体存储器件及其制造方法。

背景技术

为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

业界目前一种常用的3D存储器件结构是太比特单元阵列晶体管(TCAT)。具体地，可以首先在衬底上沉积多层叠层结构(例如氧化物和氮化物交替的多个ONO结构)；通过各向异性的刻蚀工艺对衬底上多层叠层结构刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道通孔(可直达衬底表面或者具有一定过刻蚀)；在沟道通孔中沉积多晶硅等材料形成柱状沟道；沿着WL方向刻蚀多层叠层结构形成直达衬底的沟槽，露出包围在柱状沟道周围的多层叠层；任选的，湿法侧向腐蚀叠层中的第一类型材料，在第一类型材料侧面形成一定深度的侧向凹槽，在该侧向凹槽中填充具备电荷存储能力的材料用作浮栅极；湿法去除叠层中的第二类型材料(例如热磷酸去除氮化硅，或HF去除氧化硅)，在柱状沟道周围留下横向分布的突起结构；在沟槽中突起结构的侧壁沉积栅极介质层(例如高k介质材料)以及栅极导电层(例如Ti、W、Cu、Mo等)形成栅极堆叠；垂直各向异性刻蚀去除突起侧平面之外的栅极堆叠，直至露出突起侧面的栅极介质层；刻蚀叠层结构形成源漏接触并完成后端制造工艺。此时，叠层结构在柱状沟道侧壁留下的一部分突起形成了栅电极之间的隔离层，而留下的栅极堆叠夹设在多个隔离层之间作为控制电极。当向栅极施加电压时，栅极的边缘电场会使得例如多晶硅材料的柱状沟道侧壁上感应形成源漏区，由此构成多个串并联的MOSFET构成的门阵列而记录所存储的逻辑状态。其中，为了将单元区多个串并联MOSFET信号引出，在柱状沟道顶部沉积填充多晶硅材料形成漏区，并形成与漏区电连接的金属接触塞以进一步电连接至上方的位线(bit-line，BL)。此外，在多个垂直柱状沟道之间衬底中形成带有金属硅化物接触的共用源区。在单元导通状态下，电流从共用源区流向周围的垂直沟道区，并在控制栅极(与字线WL相连)施加的控制电压作用下向上穿过垂直沟道中感应生成的多个源漏区，通过沟道顶部的漏区而进一步流向上方的位线。

该TCAT器件结构虽然具有体擦除(改变控制栅极可以引起感应源漏区以及浮栅极中电势变化，能整体擦除)、金属栅极(能较方便通过控制金属材料控制功函数从而调节晶体管阈值)，但是由于选择晶体管(位于存储晶体管单元串上方或者下方)和存储单元均是一次性刻蚀、沉积形，因此难以精确调整选择晶体管的阈值，难以满足某些高驱动性能的应用需求。此外，该结构还存在形成垂直沟道以及共源极时过刻蚀的问题，降低了器件可靠性。

另一种常用的器件结构例如是采用位成本可缩减(BiCS)的NAND结构，通过将存储器单元三维地布置在衬底之上来提高集成密度、其中沟道层垂直竖立在衬底上，栅极分为下层的选择栅极、中层的控制栅极以及上层的选择栅极三部分，通过将栅极信号分布在三组栅电极中以减小信号之间的串扰。具体地，上层和下层的器件用作选择晶体管——栅极高度/厚度较大的垂直MOSFET，栅极介质层为常规的单层高k材料；中层的器件用作存储单元串，栅极高度/厚度较小，栅极介质层为隧穿层、存储层、阻挡层的堆叠结构。

上述器件的具体制造工艺一般包括，在硅衬底上沉积下层选择栅电极层，刻蚀下层选择栅电极层形成直达衬底的孔槽以沉积沟道层的下部分以及下层栅电极的引出接触，在上方沉积控制栅极层，刻蚀控制栅极层形成作为存储器单元区域的中间沟道区以及中层控制栅电极的引出接触，刻蚀形成控制栅极，按照字线、位线划分需要将整个器件分割为多个区域，在之上沉积上层选择栅极并刻蚀、沉积形成上部沟道以及上层引出接触，之后采用后续工艺完成器件的制造。在这种工艺过程中，最为关键的刻蚀步骤仅在于对于中间层存储器沟道区和引出接触的光刻，这直接决定了整个器件的集成度以及信号抗干扰能力。

然而，BiCS结构虽然通过存储阵列与选择晶体管堆叠放置而分别利用控制栅极阈值，但是只能通过栅极诱导漏极泄漏电流(GIDL)进行擦除，无法进行体擦除，读写效率较低。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种创新性三维半导体存储器件制造方法。