[发明专利]基于FPGA的多路数据传输同步时延的测量方法及系统

说明书

技术领域

本发明涉及电子测量技术领域，尤其涉及基于FPGA的多路数据传输同步时延的测量方法及系统。

背景技术

随着信息技术和电子技术日益成熟，信息获取技术的逐步提高，采集设备性能的提高，高采样率、高精度的前端应用逐渐普及，出现了大量、高速的数据。串行数据传输技术具有传输速度快、抗干扰能力强的优点，很好的满足了高速、可靠性高的传输要求，在现代科学、工业生产和国防建设等诸多领域中应用广泛。

现有技术中使用的串行传输技术主要有2种实现方式:一是给每路串行数据配一路数据传输时钟；二是将数据传输时钟嵌入串行数据流中。随着FPGA(Field－Programmable Gate Array，现场可编程门阵列)技术的发展，出现一种新方式，在接收端和发送端使用同源的数据传输时钟，采用一个帧同步信号标志每帧串行数据的起始位，同步传输多路串行数据。这种方式适用于FPGA作为接收端的多路数据传输，具有链路数量少，设计的复杂度低的优点。由于存在PCB走线不等长等多种因素，多路数据的稳定期并不能完全对齐，出现同步时延问题。接收端只有一个采样时钟，当同步时延较大时，采样时刻可能是某路数据的不稳定期，造成误采样，使数据传输不稳定。解决上述问题的关键是在接收端使用FPGA测量和调整同步时延。现有的技术采用FPGA的SelectIO资源测量同步时延，要求传输数据是已知的，量程是FPGA能够实现的数据延迟最大值。当传输数据是需处理才能得知以及数据传输周期超过上述量程时，将不能完成同步延迟的测量。

发明内容

针对现有技术中不能实现同步时延的测量的这一问题，本发明提供一种基于FPGA的多路数据传输同步时延的测量方法，本发明通过左移串行数据实现采样点位置的移动，通过右移采样时钟扩大采样点位置的移动范围，具有高分辨率、宽量程、多路自动测量和抗干扰性强的优点。

为达到上述目的，本发明采用以下技术方案予以实现。

一种基于FPGA的多路数据传输同步时延的测量方法，应用于现场可编程门阵列FPGA和上位机；FPGA包括时钟模块、IO延迟模块、移相模块、采样转换模块和选择模块；上位机包括处理模块和控制模块，其特征在于，包括以下步骤：

步骤1，时钟模块产生数据传输时钟Clk和帧同步信号Frame，并将数据传输时钟Clk发送至移相模块，将帧同步信号Frame发送至采样转换模块；

步骤2，控制模块接收用户输入的数据链路标号，链路标号对应的串行数据的频率f，以及链路标号对应的串行数据的信噪比z；将链路标号发送到选择模块；将链路标号对应的串行数据的频率f和信噪比z发送至处理模块；

控制模块根据IO延迟模块的一阶延迟值S和最大延迟阶J，得到时钟每次相移量P，其中，时钟每次相移量P取小于等于J×S的值，将时钟每次相移量P发送到移相模块；×表示相乘；

控制模块根据数据传输时钟Clk的周期T和时钟每次相移量P，得到相移最大次数K，K取小于T除以P的最大正整数；

控制模块设定a为数据的延迟阶，取值范围0～J，J为IO延迟模块的最大延迟阶；设定b为时钟的相移次数，取值范围0～K；将数据的延迟阶a发送到IO延迟模块，时钟的相移次数b发送到移相模块；

步骤3，IO延迟模块接收串行数据Data，根据数据的延迟阶a对串行数据Data进行延迟，延迟量为a×S，其中S为IO延迟模块的一阶延迟值，得到延迟量为a×S的延迟数据，IO延迟模块将延迟量为a×S的延迟数据发送到采样转换模块；

步骤4，移相模块接收时钟模块发送的数据传输时钟Clk，根据时钟的相移次数b对数据传输时钟Clk进行移相，移相的间隔为b×P，得到移相的间隔为b×P的采样时钟，移相模块将移相间隔为b×P的采样时钟发送到采样转换模块；

步骤5，采样转换模块在检测到帧同步信号Frame的上升沿后使用移相间隔为b×P的采样时钟，采样延迟量为a×S的延迟数据，确定与数据传输时钟Clk上升沿的时间间隔为L的采样点位置U，其中，L＝b×P-a×S，采样持续m个时钟周期，得到在采样点位置U的m个时钟周期的采样数据，m为自然数；

采样转换模块对采样数据解串再调整串位，得到调整串位之后的采样数据；将调整串位之后的采样数据发送至选择模块；选择模块将调整串位之后的采样数据中链路标号对应的采样数据发送到处理模块；