[发明专利]一种半导体器件及其制作方法

说明书

技术领域

本发明属于集成电路制造技术领域，尤其涉及一种半导体器件及其制作方法。

背景技术

超结金属氧化物半导体场效应晶体管(Super-junction MOSFET，超结MOSFET)作为一种新型的功率器件，由于其特殊的纵向PN柱交替结构，具有更高的击穿电压和更低的导通电阻。

在超结N型MOSFET的制作工艺中，通常采用两种方法形成P型掺杂区：一种是多次光刻、P型注入和外延生长的方法，其特点是工艺简单，但由于需要执行多次光刻、注入和外延工艺，成本很高；另一种则是采用沟槽工艺形成P型掺杂区，即，在N型硅片上进行P型掺杂区刻蚀以形成沟槽(Trench)，之后采用P型外延工艺填充沟槽，从而形成P型掺杂区，其特点是成本很低，但工艺复杂，技术难度很大。

通常，采用沟槽工艺形成P型掺杂区时，在沟槽刻蚀前制作零层光刻标记窗口并填充该零层光刻标记窗口以形成零层光刻标记(Zero-Mask)，随后形成掺杂区沟槽并进行P型掺杂区的P型外延填槽。

下面结合图1A～1F对传统的超结MOSFET的零层光刻标记和掺杂区如P型掺杂区的形成方法进行详细描述。

如图1A所示，在N型的半导体衬底10上淀积第一介质层11。

如图1B所示，进行标记层的光刻刻蚀，选择性去除第一介质层11及其下方的部分半导体衬底10，形成零层光刻标记窗口10a。

如图1C所示，在已经形成零层光刻标记窗口10a的半导体衬底10上淀积第二介质层13，由于零层光刻标记窗口10a的存在以及淀积工艺的特点，零层光刻标记窗口10a上的第二介质层13具有一介质层窗口13a。

如图1D所示，进行P型掺杂区的光刻刻蚀，选择性去除P型掺杂区的第二介质层13、第一介质层11和部分半导体衬底10，形成掺杂区沟槽10b。

如图1E所示，进行P型掺杂区的P型外延填槽，外延层15覆盖第二介质层13并填充掺杂区沟槽10b。

如图1F所示，进行化学机械研磨(CMP)工艺，研磨去除半导体衬底10上的第一介质层11、第二介质层13和外延层15，形成零层光刻标记16a和P型掺杂区16b，后续光刻时采用零层光刻标记16a对位。

由上可知，现有工艺中标记层的光刻刻蚀只制作零层光刻标记窗口10a，即需要进行两次光刻及刻蚀工艺以分别形成零层光刻标记16a和P型掺杂区16b，步骤较多且制造成本较高。

发明内容

本发明的目的是解决现有的零层光刻标记与掺杂区的制作步骤较多且制造成本较高的问题。

为解决上述问题，本发明提供一种半导体器件的制作方法，包括：

提供一半导体衬底，并在所述半导体衬底上形成一研磨停止层；

刻蚀所述研磨停止层和部分厚度的半导体衬底，同时形成标记窗口和掺杂区沟槽；

进行外延生长工艺形成外延层，所述外延层覆盖所述研磨停止层并填充所述标记窗口和掺杂区沟槽；

进行化学机械研磨工艺，以暴露所述研磨停止层表面；以及

去除所述研磨停止层，形成光刻标记和掺杂区。

进一步的，所述研磨停止层是氮化硅、氮氧化物或多晶硅中的一种或者多种。

进一步的，刻蚀所述研磨停止层和部分厚度的半导体衬底时采用干法刻蚀工艺，刻蚀所述研磨停止层的过刻量大于100％。

进一步的，所述半导体器件是N型超结MOSFET，所述半导体衬底是N型半导体衬底，所述外延生长工艺是P型外延生长工艺。

更进一步的，所述P型外延生长工艺采用SiH2CL2、SiHCL3、SiCL4作为硅源，采用硼烷作为掺杂源。

进一步的，所述半导体器件是P型超结MOSFET，所述半导体衬底是P型半导体衬底，所述外延生长工艺是N型外延生长工艺。

进一步的，采用缓冲氢氟酸溶液去除所述研磨停止层。

进一步的，所述光刻标记和掺杂区的顶面与所述半导体衬底表面的高度差为

进一步的，进行化学机械研磨工艺之后、去除所述研磨停止层之前进行低温热氧生长工艺，所述低温热氧生长工艺的温度500～1000℃。

根据本发明的另一面，还提供一种半导体器件，采用如上所述的方法形成，所述半导体器件包括半导体衬底以及形成于所述半导体衬底中的光刻标记和掺杂区，所述光刻标记和掺杂区的顶面高于半导体衬底的表面。