[发明专利]一种半导体器件及其制备方法

说明书

本发明提供了一种半导体器件及其制备方法，本发明通过在衬底上方先沉积一层外延层后，然后对外延层进行LDD预掺杂，然后刻蚀形成沟槽并在沟槽内填充沟道材料层及栅极结构的制备工艺，最后再对剩余的外延层进行掺杂形成源漏区，由于栅极的两侧都是源漏极且源漏极高度与栅极相当，极大的提高了源漏极对沟道施加的应力，从而提高沟道的载流子迁移率，进而在降低器件功耗的同时，还提升了器件性能。

技术领域

本发明涉及半导体制备领域，具体涉及一种具有混合型沟道晶体管的制备方法。

背景技术

随着技术的不断发展，CMOS器件的尺寸越来越小，器件尺寸的缩小意味着可在晶片上放置更多数量的晶体管，进而提升器件的性能。但是当器件尺寸缩小到一定程度时，其问题也随之浮现：随着器件面积的缩小，沟道长度也随着不断减小，当缩小至一定程度时，出现的一系列二级物理效应统称为短沟道效应(SCE，short channel effect)，主要影响如下：(1)影响阈值电压的短沟、窄沟效应；(2)迁移率场相关效应及载流子速度饱和效应；(3)影响器件寿命的热载流子效应；(4)亚阈特性退化。因此为了保证器件性能，如何抑制短沟道效应成了本领域技术人员所致力研究的方向。目前，本领域技术人员开发一种超浅结(ultra shallow junction，USJ)技术来改善短沟道效应。但是随着技术人员对器件性能的不断追求，单纯将USJ制程应用到器件已经不能满足人们对器件性能提升的要求。为了进一步克服上述问题，可采用应力工程或进行额外掺杂(例如LDD掺杂)来进行改善。

同时，FinFET能够很好地减少漏电流并缩短晶体管闸长，可极大提升器件性能，目前被广泛应用到32nm及更小技术节点的半导体制备工艺中。

本领域技术人员发现，在半导体器件中，有源层的迁移率直接影响了器件的性能，迁移率越大，则意味着器件处理速度更快，同时功耗也较小，因此载流子迁移率成了衡量半导体器件性能的一个很重要的指标。目前，如何提升载流子迁移率从而实现器件性能的提升为本领域技术人员致力研究的方向。

发明内容

根据现有技术所存在的不足，本发明提供了一种半导体器件的制备方法，包括以下步骤：

提供一衬底，在所述衬底之上制备一层外延层后，对所述外延层进行掺杂；

在所述外延层上表面沉积一层掩膜层，刻蚀所述掩膜层和所述外延层至所述衬底的上表面，在剩余的掩膜层和剩余的外延层中形成沟槽；

在所述沟槽底部制备一沟道材料层，继续制备一侧墙将所述沟槽暴露的侧壁表面予以覆盖；

于所述沟道材料层暴露的上表面制备一氧化层后，于剩余的沟槽中充满栅极材料，并对所述剩余的外延层进行离子注入工艺，形成源/漏掺杂区。

上述的方法，其中，还包括：

对所述衬底进行阱掺杂及退火处理后，再于该衬底的上表面制备所述外延层；

其中，所述衬底的材质为单晶硅或锗。

上述的方法，其中，所述外延层的材质为碳化硅或锗化硅，且所述外延层厚度为40nm～160nm；

其中，采用外延掺杂工艺或离子注入工艺对所述外延层进行掺杂。

上述的方法，其中，采用外延生长工艺制备所述沟道材料层。

上述的方法，其中，所述方法还包括：

在形成所述沟道材料层后，对所述沟道材料层进行离子注入工艺，以通过该离子注入工艺调整所制备器件的阈值电压。

上述的方法，其中，所述沟道材料层的材质为硅或锗化硅。

上述的方法，其中，所述沟道材料层的厚度为5～20nm。

上述的方法，其中，所述方法还包括：