[发明专利]在PCIExpress上启用基于ID的流的方法和装置

说明书

本申请是美国优先权号US 12/474,480、中国国家申请号201010194859.2、中国国家申请日2010年5月27日、题为“在PCIExpress上启用基于ID的流的方法和装置”的申请的分案申请。

技术领域

本发明涉及互连领域，尤其涉及在PCIExpress上启用基于ID的流。

背景技术

计算机系统包括大量组件和元件。这些组件经常经由总线或互连耦合。以往，输入/输出(I/O)设备通过被称为外设部件互连(PCI)的传统多站式并行总线架构耦合在一起。近来，被称为PCIExpress(PCIe)的新一代I/O总线已被用来通过利用一系列物理层通信协议来促进设备间更快速的互连。

PCIE架构包括在设备间通信的分层协议。例如，物理层、链路层和事务处理层(transaction layer)构成PCIE协议栈。PCIe链路是围绕被称为巷道(lane)的串行点对点连接的专用单向对建立的。设备之间的链路包括某一数量的巷道，例如1、2、16、32等。当前的PCIE规范，即基本规范2.0，可从http://www.pcisig.com/specifications/pciexpress/获得。

已创立传统PCIe定序规则以实现制造者-消费者编程模型。在这种模型下，需要从特定设备读出以促成在其之前产生的写入。这种编程模型确保某一存储器位置X的读出将总是获得写入到该存储器位置的最近数据。

然而，这种定序需求造成来自一个请求流的请求(具有同一请求方和同一目的地的读或写事务序列)干扰另一独立的请求。这种干扰可能造成严重的性能瓶颈。当读请求是等待时间敏感的，如果未提交的请求被阻塞在已提交的请求之后，那么这个问题是尤为严重的。

附图说明

本发明以示例示出并且不旨在受附图的限制。

图1示出包括串行点对点互连以连接计算机系统中的I/O设备的系统的实施例。

图2示出分层协议栈的一个实施例。

图3示出存储器定序逻辑的一个实施例。

图4示出包括基于ID的定序标志的数据包的实施例。

图5示出定序表的一个实施例。

图6示出启用基于设备ID的流的流程图的实施例。

具体实施方式

在下面的说明中给出许多具体细节，例如具体互连、具体数据包/消息、数据包/消息中的具体字段和位置、逻辑/高速缓存的具体位置等，以提供对本发明的透彻理解。然而对本领域内技术人员显而易见地，实现本发明不必采用这些具体细节。在其它实例中，例如高速缓存逻辑/应用、外设部件互连Express(PCIe)消息收发协议、事务中的PCIe字段/数据包以及其它PCIe基本实现的公知组件或方法未被详细描述以防不必要地遮盖本发明。

本文描述的方法和装置用于在PCIe上启用基于ID的流。具体地说，开关中排队的请求的旁路是参照(因信用(credits)或例如页错的其它事件)迟延(stall)的已提交请求讨论的。然而，启用基于ID的流的方法和装置不受此限，因为它们可实现在例如任意输入/输出设备或其它计算机组件的任何集成电路设备上或关联于任何集成电路设备，以及与任意类型的串行点对点互连结合。

串行点对点分层的协议链路/互连

参见图1，示出了包括经由串行链路耦合于控制器中枢的设备的系统的实施例。系统100包括处理器105和耦合于控制器中枢115的系统存储器110。处理器105包括任何处理元件，例如微处理器、主处理器、嵌入式处理器、协处理器或其它处理器。处理器105通过前端总线(FSB)106耦合于控制器中枢115。在一个实施例中，FSB 106是如下文所述的串行点对点互连。

系统存储器110包括任何存储设备，例如随机存取存储器(RAM)、非易失(NV)存储器或可由系统100中的设备访问的其它存储器。系统存储器110通过存储器接口116耦合于控制器中枢115。存储器接口的示例包括双倍数据率(DDR)存储器接口、双通道DDR存储器接口和动态RAM(DRAM)存储器接口。