[发明专利]一种时钟切换装置

权利要求书

1.一种时钟切换装置，包括：切换控制电路和时钟切换电路，其中：

所述切换控制电路，用于在时钟切换使能信号有效时，依序生成N个时钟选择信号并输出到时钟切换电路；

所述时钟切换电路，用于根据所述依序生成的N个时钟选择信号，从输入的N个不同频率的时钟信号中依序选择一个时钟信号输出；

其中，所述N个时钟选择信号生成的顺序使得所述时钟切换电路选择输出的时钟信号的频率从高到低或者从低到高依次变化，N≥3。

2.如权利要求1所述的时钟切换装置，其特征在于：

所述切换控制电路依序生成N个时钟选择信号，包括：通过对基础时钟计数来依序生成所述N个时钟选择信号，其中，所述基础时钟为固定频率的时钟信号、或所述时钟切换电路输出的时钟信号，或所述时钟切换电路输出的时钟信号的分频信号。

3.如权利要求2所述的时钟切换装置，其特征在于：

所述时钟切换使能信号包括外部升频使能信号，所述基础时钟包括升频基础时钟；

所述切换控制电路包括升频控制子电路，所述升频控制子电路包括：升频使能单元、升频比较单元和升频计数单元，其中：

所述升频使能单元，用于至少在所述外部升频使能信号和内部升频使能信号均有效时，向所述升频计数单元输出有效的升频使能信号；

所述升频计数单元，用于在升频使能信号有效时，基于所述升频基础时钟进行递增计数或递减计数，得到N个计数值输出到所述升频比较单元，并将所述N个计数值作为所述依序生成的N个时钟选择信号输出到所述时钟切换电路，使所述时钟切换电路选择输出的时钟信号的频率从低到高依次变化；

所述升频比较单元，用于在所述升频计数单元递增计数时，比较所述计数值和配置的时钟选择信号的最大值，如所述计数值小于所述最大值，输出有效的内部升频使能信号；或者，用于在所述升频计数单元递减计数时，比较所述计数值和配置的时钟选择信号的最小值，如所述计数值大于所述最小值，输出有效的内部升频使能信号。

4.如权利要求3所述的时钟切换装置，其特征在于：

所述升频控制子电路还包括：升频分频单元，用于根据设置的升频分频倍数对所述时钟切换电路输出的时钟信号进行分频，得到的分频信号作为分频升频使能信号输出到所述升频使能单元；

所述升频使能单元在所述外部升频使能信号、内部升频使能信号和分频升频使能信号均有效时，向所述升频计数单元输出有效的升频使能信号；

所述升频计数单元基于的升频基础时钟为所述时钟切换电路输出的时钟信号。

5.如权利要求3所述的时钟切换装置，其特征在于：

所述升频控制子电路还包括：升频分频单元，用于根据设置的升频分频倍数对所述时钟切换电路输出的时钟信号进行分频，得到的分频信号作为所述升频基础时钟输出到所述升频计数单元；

所述升频使能单元在所述外部升频使能信号和内部升频使能信号均有效时，向所述升频计数单元输出有效的升频使能信号。

6.如权利要求2或3或4或5所述的时钟切换装置，其特征在于：

所述时钟切换使能信号包括外部降频使能信号，所述基础时钟包括降频基础时钟；

所述切换控制电路包括降频控制子电路，所述降频控制子电路又包括：降频使能单元、降频比较单元和降频计数单元，其中：

所述降频使能单元，用于至少在所述外部降频使能信号和内部降频使能信号均有效时，向所述降频计数单元输出有效的降频使能信号；

所述降频计数单元，用于在降频使能信号有效时，基于所述降频基础时钟进行递减计数或递增计数，得到N个计数值输出到所述降频比较单元，并将所述N个计数值作为所述依序生成的N个时钟选择信号输出到所述时钟切换电路，使所述时钟切换电路选择输出的时钟信号的频率从高到低依次变化；

所述降频比较单元，用于在所述降频计数单元递减计数时，比较所述计数值和配置的时钟选择信号的最小值，如所述计数值大于所述最小值，输出有效的内部降频使能信号；或者，用于在所述降频计数单元递增计数时，比较所述计数值和配置的时钟选择信号的最大值，如所述计数值小于所述最大值，输出有效的内部降频使能信号。