[发明专利]一种提取待测时钟信号时间间隔参数的电路及方法

说明书

技术领域

本发明涉及时钟信号测试领域，具体是一种提取待测时钟信号时间间隔参数的电路及方法。

背景技术

时间间隔测量技术在航空、航天、精确制导以及核物理等领域有着广泛的应用，是导航、空间技术、通讯、工业生产、电力等应用领域不可缺少的关键技术。时间间隔测量对测控技术在工业、国防及科学技术的进步方面起到了举足轻重的作用。

要对时钟信号进行信号完整性分析并分离出确定性抖动（DJ）、随机性抖动(RJ)、周期性抖动（PJ）及高频调制分析等，需要测量的时间间隔参数很多，如正/负周期、正/负脉宽、正/负N个周期及相邻周期值等。

现有的提取待测时钟信号时间间隔参数的电路，通常只是提取单一的时间间隔参数如正/负周期或正/负脉宽等，并且不能任意的对参数类型和正/负极性进行控制，同时一般待测时钟信号频率不超过GHz。与由示波器电路测量相比，由触发电路本身引起的抖动可以降低到最小。带来的好处是，测量迅速准确。同时也可以进行周期抖动、周期对周期等的测量。输入信号的周期、脉宽、N个周期等由时间间隔测量电路完成测试。

因此，如何获得高速待测时钟更多的时间间隔参数并可选择参数类型及正/负极性，是本领域技术人员需要解决的技术问题。

发明内容    本发明的目的是提供一种提取待测时钟信号时间间隔参数的电路及方法，以解决现有技术存在的问题。

为了达到上述目的，本发明所采用的技术方案为：

一种提取待测时钟信号时间间隔参数的电路，其特征在于：包括有比较器、时钟分配单元、启动/停止控制单元、电路结构相同的三路通路单元、FPGA单元，其中：

所述比较器输出与时钟分配单元输入连接，待测时钟信号差分输入至比较器，在差分输入的交叉点比较后，送入时钟分配单元；

所述时钟分配单元由差分比较器和一分四的缓冲器集成电路芯片构成，时钟分配单元的输出分别与启动/停止控制单元输入、三路通路单元输入连接，比较器送入的待测时钟信号经过一分四的缓冲器后分为四路输出，四路输出的待测时钟信号分别送入启动/停止控制单元、三路通路单元；

所述启动/停止控制单元由单个D触发器构成，启动/停止控制单元输出部分连接至三路通路单元，所述FPGA单元有部分输出连接至启动/控制单元输入，时钟分配单元输出的待测时钟信号送入启动/停止控制单元D触发器的时钟输入端，FPGA单元产生启动/停止测量信号并送入启动/停止控制单元D触发器的数据输入端，启动/停止控制单元以待测时钟信号作为基准信号同步启动/停止测量信号产生启动/停止控制信号，启动/停止控制信号通过启动/停止控制单元的输出差分输出，其中部分启动/停止控制信号送入三路通路单元；

所述通路单元中，每路通路单元分别由第一正/负选择芯片、二分频芯片、第二正/负选择芯片、可编程分频器、锁存器依次连接构成，所述时钟分配单元输出分别与每路通路单元中第一正/负选择芯片输入连接，所述FPGA单元有部分输出分别与每路通路单元中第一正/负选择芯片、第二正/负选择芯片、可编程分频器连接，所述启动/停止控制单元部分输出分别与每路通路单元中二分频芯片、可编程分频器、锁存器连接，时钟分配单元输出的待测时钟信号送入每路通路单元中第一正/负选择芯片，待测时钟信号依次经过第一正/负选择芯片正负选择、二分频芯片分频、第二正/负选择芯片正负选择、可编程分频器分频、锁存器锁存后通过锁存器输出待测时钟信号的锁定边沿，所述启动/停止控制单元输出的启动/停止控制信号分别送入二分频芯片、可编程分频器、锁存器，作为二分频芯片和锁存器的复位信号以及可编程分频器的置数使能信号，所述FPGA单元中产生正/负极性选择信号、分频置数控制信号，正/负极性选择信号由FPGA单元分别送入第一正/负选择芯片、第二正/负选择芯片，分频置数控制信号由FPGA单元送入可编程分频器。

所述的一种提取待测时钟信号时间间隔参数的电路，其特征在于：所述比较器单端输入待测时钟信号时，比较器未输入待测时钟信号的输入端接地，或者接一个固定比较电平。

一种待测时钟信号时间间隔提取方法，其特征在于：通过FPGA单元对三路通路单元中正/负选择芯片的正/负极性选择，以及可编程分频器的分频置数的控制，三路通路单元分别锁定三个相应待测时钟信号的边沿，将三个待测时钟信号的边沿相互之间两两组合可一次提取出三个时间间隔参数或相邻周期值。

本发明的有益效果：