[发明专利]一种半导体器件及其制造方法和电子装置

说明书

本发明公开了一种半导体器件及其制造方法和电子装置，所述方法包括提供具有第一区域和第二区域的半导体衬底，所述第一区域和所述第二区域均包括虚拟栅极；去除所述虚拟栅极以形成第一沟槽和第二沟槽；在所述半导体衬底上依次沉积形成高K介电层、覆盖层、阻挡层、P型功函数金属层和牺牲层；去除第二区域中的牺牲层；在所述半导体衬底上形成间隙壁保护层；去除第二区域中的间隙壁保护层；去除第二区域中位于第二沟槽中的牺牲层；去除第二区域中的P型功函数金属层；去除第一区域中的牺牲层和间隙壁保护层；在半导体衬底上依次沉积形成N型功函数金属层和金属电极层。根据本发明的制作方法，避免了NMOS器件的等离子体损伤，进一步，提高了半导体器件的性能和良品率。

技术领域

本发明涉及半导体制造工艺，尤其涉及一种半导体器件及其制造方法和电子装置。

背景技术

随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到20nm或以下时，半导体器件的制备受到各种物理极限的限制。

集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物半导体场效应晶体管(MOS)，随着半导体集成电路工业技术日益的成熟，超大规模的集成电路的迅速发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小。对于具有更先进的技术节点的CMOS而言，后高K/金属栅极(high-k and metal last)技术已经广泛地应用于CMOS器件中，以避免高温处理工艺对器件的损伤。同时，需要缩小CMOS器件栅极介电层的等效氧化层厚度(EOT)，例如缩小至约1.1nm。在后高K(high-k last，HK last process)技术中，为了得到较小的EOT的厚度，采用化学氧化物界面层(chemical oxide IL)代替热栅氧化物层(thermalgate oxide)。

在目前的“后高K/后金属栅极(high-K&gate last)”技术中，具体的工艺步骤为，在去除NMOS区域和PMOS区域中的虚拟栅极以形成金属沟槽之后，在金属沟槽中依次沉积形成高K介电层、覆盖层、阻挡层和P型功函数金属层(PWF)，然后，在半导体衬底上形成牺牲层并在所述牺牲层上形成图案化的光刻胶层以露出NMOS区域，接着，采用干法刻蚀去除NMOS区域中的牺牲层，最后采用湿法刻蚀去除NMOS区域中的P型功函数金属层。根据该制作方法采用干法刻蚀去除NMOS区域中牺牲层的步骤将引起NMOS器件的等离子体损伤。

因此，需要一种新的半导体器件的制作方法，以解决现有技术中的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种半导体器件的制作方法，包括：提供具有第一区域和第二区域的半导体衬底，所述第一区域和所述第二区域均包括虚拟栅极；在所述半导体衬底上形成层间介电层；执行平坦化工艺以露出所述虚拟栅极；去除所述第一区域中的所述虚拟栅极和所述第二区域中的所述虚拟栅极，以在所述第一区域中形成第一沟槽，在所述第二区域中形成第二沟槽；在所述半导体衬底上依次沉积形成高K介电层、覆盖层、阻挡层、P型功函数金属层和牺牲层；去除所述第二区域中位于所述层间介电层上的所述牺牲层，以露出所述P型功函数金属层；在所述半导体衬底上形成间隙壁保护层；去除所述第二区域中的所述间隙壁保护层，以露出所述牺牲层和所述P型功函数金属层；去除所述第二区域中位于所述第二沟槽中的所述牺牲层；去除所述第二区域中的所述P型功函数金属层去除所述第一区域中的所述牺牲层和所述间隙壁保护层，以露出所述P型功函数金属层；在所述半导体衬底上依次沉积形成N型功函数金属层和金属电极层；执行平坦化工艺，以露出所述层间介电层。