[发明专利]接触通孔蚀刻方法

说明书

本发明提供了一种接触通孔蚀刻方法，适用于至少由第一材料层和第二材料层堆叠形成的复合层结构，其中该第一材料层和第二材料层的材料不同，该接触通孔蚀刻方法包括：a.使用博世蚀刻工艺蚀刻第一材料层，以在该第一材料层内形成接触通孔，其中该博世蚀刻工艺进一步包括：a1.在接触通孔的侧壁和底部形成聚合物；a2.去除该接触通孔的底部处的聚合物；a3.在接触通孔中蚀刻预定深度；a4.重复执行上述步骤a1‑a3，直至该接触通孔在该第一材料层内达到一指定深度；以及b.使用不同于上述博世蚀刻工艺的另一蚀刻工艺来蚀刻已达到该指定深度的接触通孔，使得该接触通孔达到该第一材料层下面的第二材料层。本发明可以使蚀刻得到的接触通孔具有更好的形貌。

技术领域

本发明涉及半导体集成电路器件制造领域，尤其涉及一种接触通孔蚀刻方法。

背景技术

随着技术发展的深入，半导体器件的特征尺寸现在已经变得非常小，希望在二维的封装结构中增加半导体器件的数量变得越来越困难，因此三维封装成为一种能有效提高芯片集成度的方法。目前的三维封装包括基于金线键合的芯片堆叠(Die Stacking)、封装堆叠(Package Stacking)和基于硅通孔(Through Silicon Via，TSV)的三维堆叠。其中，利用硅通孔的三维堆叠技术具有以下三个优点：(1)高密度集成；(2)大幅地缩短电互连的长度，从而可以很好地解决出现在二维系统级芯片(SOC)技术中的信号延迟等问题；(3)利用硅通孔技术，可以把具有不同功能的芯片(如射频、内存、逻辑、MEMS等)集成在一起来实现封装芯片的多功能。

目前，微机电系统部门为了满足生产要求对蚀刻工艺提出了更高的要求，例如包括高深宽比、垂直剖面、良好的器件尺寸控制以及蚀刻均匀性等等方面。对于腔绝缘体上硅(Cavity SOI)的单元触点蚀刻(Cell-Contact Etch，CCT-ET)工艺来说，特殊的应用要求蚀刻工艺穿过硅层(例如34um)并停止于下面的氧化物层。在Cavity SOI深硅触点蚀刻工艺的发展过程中，技术人员发现所形成的接触通孔具有底切的问题，即蚀刻形成的接触通孔底部两侧出现凹口。即便通过博世技术(Botch Technique)来精调单元触点蚀刻可以解决底切问题，但这样又会引起整个蚀刻形貌粗糙度的劣化。上述的凹口和粗糙度都会不利地影响后续的CVD工艺，并且会引发电流泄露问题。

首先参考图1a-1c来简单介绍现有技术的接触通孔蚀刻方法的一个示例。例如，图1a示出了一器件100，其中由下至上依次包括衬底101、氧化物层102、硅层103、氧化物层104、氮化硅层105、氧化物层106以及光刻胶层107。首先，通过蚀刻打开硬掩模层ONO(即，氧化硅层106、氮化硅层105、氧化硅层104)，该蚀刻步骤停止于硅层103，然后干法灰化工艺和湿法清洗工艺去除光刻胶107，得到如图1b所示的结构。其次，对图1b所示的结构实施深硅孔单元触点蚀刻，例如采用深反应离子蚀刻(DRIE)或博世(Bosch)蚀刻工艺来形成接触通孔108。该博世蚀刻工艺包括三个步骤，即步骤1：用SF₆作为蚀刻剂蚀刻硅层103；步骤2：在接触通孔侧壁上形成聚合物；步骤3：清洗聚合物。重复执行上述步骤1-步骤3(例如145次循环)，以最终形成如图1c所示的接触通孔108。如图1c所示，最终形成的接触通孔108的底部存在底切的现象。

发明内容

针对现有技术的上述技术问题，本发明旨在提供一种新颖的接触通孔蚀刻方法。该接触通孔蚀刻方法可以使得蚀刻得到的接触通孔具有更好的形貌，消除凹口、降低粗糙度，并改善氧化物覆盖，以利于后续的CVD工艺。

具体地，本发明提出了一种接触通孔蚀刻方法，适用于至少由第一材料层和第二材料层堆叠形成的复合层结构，其中该第一材料层和第二材料层的材料不同，该接触通孔蚀刻方法包括：

a.使用博世蚀刻工艺蚀刻第一材料层，以在该第一材料层内形成接触通孔，其中该博世蚀刻工艺进一步包括：

a1.在接触通孔的侧壁和底部形成聚合物；