[发明专利]使用地址位重排列的存储器访问

说明书

技术领域

本公开涉及使用地址位重排列的存储器访问。

背景技术

诸如随机存取存储器(RAM)之类的存储器是数据存储的形式。存储器可以具有在读取或写入操作期间使用地址位来访问区块而可寻址的区块阵列。RAM允许以任何随机顺序存取数据。

在雷达应用中，借由示例的方式，大量数据以交错方式写入存储器中。该数据必须在被馈送至快速傅立叶变换(FFT)加速度器之前进行去交错，并且随后数据必须在FFT处理的第二阶段之前再次进行重排序。数据沿着其尺寸以交错方式被组织在存储器区块阵列中。

通常使用具有地址计数器的直接存储器访问(DMA)控制器来访问存储器，地址计数器在存储器地址空间中跳过例如2、4或8字节的可编程跳变宽度。该访问方法不利之处在于，其通常不允许其中以一个连续序列传送数据的资料组存取。替代地，需要多个处理周期以完成读取或写入操作。

发明内容

在本公开的一个实施例中，提供了一种设备，包括：

存储器，具有使用地址位可寻址的区块阵列；以及

重排列电路，被耦合至所述存储器并且被配置用于重排列所述地址位，以使得在存储器访问期间数据区块被虚拟地重新布置，其中所述重排列电路包括：

重排列选择器，被配置用于选择重排列；以及

多路复用器，被配置用于基于所选择的重排列而选择多个总线主控器中的一个总线主控器，其中仅选择所述多个总线主控器中的一个总线主控器以使得被耦合至所选择的总线主控器的装置能够访问所述存储器。

在本公开的另一实施例中，提供了一种访问具有使用地址位可寻址的区块阵列的存储器的方法，所述方法包括：

提供所述地址位；以及

重排列所述地址位以使得在存储器访问期间数据区块被虚拟地重新布置，其中所述重排列包括：

选择重排列；以及

基于所选择的重排列而选择多个总线主控器中的一个总线主控器，其中仅选择所述多个总线主控器中的一个总线主控器以使得被耦合至所选择的总线主控器的装置能够访问所述存储器。

在本公开的又一实施例中，提供了一种设备，包括：

存储器，具有使用地址位可寻址的区块阵列；以及

重排列装置，用于重排列所述地址位以使得在存储器访问期间数据区块被虚拟地重新布置，其中所述重排列装置包括：

重排列选择装置，用于选择重排列；以及

多路复用装置，用于基于所选择的重排列而选择多个总线主控器中的一个总线主控器，其中仅选择所述多个总线主控器中的一个总线主控器以使得被耦合至所选择的总线主控器的装置能够访问所述存储器。

附图说明

图1示出了根据示例性实施例的电路的示意图。

图2A至图2C示出了根据示例性实施例的对二维存储器进行去交错。

图3A至图3C示出了根据示例性实施例的对三维存储器进行去交错。

图4示出了根据示例性实施例的对超立方体维度存储器的去交错。

图5A示出了根据示例性实施例的电路的示意图。

图5B示出了根据备选示例性实施例的电路的示意图。

图6A示出了根据示例性实施例的电路的示意图。

图6B示出了根据示例性实施例的图6A的重排列选择器的框图。

图7示出了根据示例性实施例的对存储器寻址的方法的流程图。

具体实施方式

本公开涉及一种包括具有使用地址位可寻址的区块阵列的存储器的设备，并且更具体地涉及一种包括存储器以及重排列电路的设备，该重排列电路耦合至该存储器并且配置用以重排列地址位以使得在存储器访问期间虚拟地重新布置数据区块。通过重排列地址位，可以有效地交错或者去交错正在被写入存储器/从存储器读取的数据。该重排列被配置在存储器访问的开始处并且允许标准资料组存取以用于数据区块传送，这显著增大了传送的速度。

图1示出了根据示例性实施例的电路100的示意图。更具体地，电路100包括存储器110和重排列电路120。存储器110具有使用地址位A0－A8向区块写入数据和/或从区块读取数据而可寻址的区块阵列。重排列电路120耦合至存储器110并且配置用于重排列一些地址位A1－A6，以使得在存储器访问期间虚拟地重新布置数据区块。

标准存储器地址是32位宽并且可以展现如下：A31 A30 A29 A28 A27 … A9 A8 A7 A6 A5 A4 A3 A2 A1 A0。