[发明专利]半导体集成电路

说明书

本发明提供一种半导体集成电路，在NAND单元型EEPROM中，在数据写入动作中并行执行写入数据输入动作，使得整个数据写入顺序所需时间缩短。其中，具有在动作结束后在将该动作的成功/失败结果保持于芯片内的第1动作及第2动作，在第1动作和第2动作连续进行时，具有在第1和第2动作结束后把第1动作和第2动作这两者的成功/失败结果输出的动作。

本申请是申请号为201010543237.6、分案递交日为2010年11月 15日、发明名称为“半导体集成电路”(其原始母案的申请号为 02157191.0、申请日为2002年12月19日、发明名称为“半导体集成电路”)的发明专利申请的分案申请。

技术领域

本发明特别涉及将内部动作的成功/失败结果输出到半导体芯片外部的半导体集成电路，例如，NAND单元EEPROM、DINOR单元 EEPROM、AND单元型EEPROM等非易失性半导体存储装置。

背景技术

作为半导体存储装置之一，公知的有电可改写的EEPROM。尤其是，将多个存储器单元串联构成NAND单元块的NAND单元型 EEPROM，作为可以高集成化的器件受到注目。

NAND单元型EEPROM的一个存储器单元，具有在半导体基板上经绝缘膜叠置用作电荷存储层的浮动栅和控制栅的FET-MOS构造。于是，将多个存储器单元以邻接的存储器单元共用源和漏的形式串联而构成NAND单元，并将此作为一个单位与位线相连接。

这种NAND单元排列成为矩阵形式而构成存储器单元阵列。存储器单元阵列集成于p型阱区或p型基板内。在存储器单元阵列的列方向排列的NAND单元的一端侧的漏，分别通过选择栅(选通电路)晶体管共同连接到位线，而另一端侧源通过另外的选择栅晶体管连接到共通源线。

存储器单元晶体管的控制栅及选择栅晶体管的栅极在存储器单元阵列的行方向上延长，分别成为共通的控制栅线(字线)、选择栅线。

此NAND单元型EEPROM的动作如下。

数据写入动作，是从距离位线接触点最远的位置的存储器单元开始顺序进行。在选择的存储器单元的控制栅上施加高电压Vpgm(＝18V 左右)。从此选择存储器单元还对位于位线接触点侧的存储器单元的控制栅及选择栅分别施加中间电位Vmw(＝10V左右)，在位线上相应于数据给予0V或中间电位Vmb(＝8V左右).

在位线电位为0V时，该电位传达到选择存储器单元的漏，产生从漏向浮动栅的隧道电流的电子注入。由此，该选择存储器单元的阈值向正方向上移动。就以这种状态作为，例如，“0”写入状态。

在位线电位是Vmb时，不发生电子注入，所以，阈值不改变，停止与负值上。以这种状态为“1”写入状态。

数据删除，是对选择的NAND单元块内的全部存储器单元同时进行。就是说，对选择的NAND单元块内的全部控制栅施加0V，在p 型阱区或p型基板上施加高电压Vera(＝20V左右)。另外，使位线、源线、非选择NAND单元块中的控制栅及全部选择栅处于浮动状态。

由此，在选择NAND单元块中的全部存储器单元中，由于隧道电流，浮动栅的电子释放到p型阱区或p型基板。由此，删除后阈值电压向负方向移动。

数据读出动作，在选择存储器单元的控制栅上施加0V，而在其以外的存储器单元的控制栅及选择栅上施加电源电压Vcc或比电源电压稍高的读出电压VH。此电压VH的值通常为Vcc的2倍以下的电压电平，例如，在5V以下。此时，可通过检测在选择存储器单元中是否有电流流过而读出数据。

图35示出现有的NAND单元型EEPROM的存储器单元阵列及位线控制电路的构成的一例。

在图35中示出的是，存储器单元阵列1具有，例如，33792根的位线BL0～BL33791和1024个块Block0～block1023，在行方向的两侧分别配置行译码器的示例。