[发明专利]低脉冲输出电路及应用低脉冲输出电路的设备

说明书

技术领域

本发明涉及脉冲转换技术领域，尤其涉及一种低脉冲输出电路及应用低脉冲输出电路的设备。

背景技术

当前业界电子系统中最常用的芯片就是MCU，MCU作为电子系统的控制枢纽需要很多触发信号作为代码运行的开始。但是外围的触发信号多是由高到低的电平转换，或者由低到高的电平转换，而MCU等处理芯片由于信号复用等原因需要输入短暂的脉冲信号。

由于当前业界的处理高低电平转换的单一性，极大影响了MCU的输入复用性，无法合理利用MCU的中断接口资源。如在HDMI转MHL信号管理中，需要MCU对充电管理过程进行控制，但是由于HDMI转MHL系统的MCU的触发需要高低冲信号，若直接连接电源，当HDMI转MHL系统的管理MCU处于休眠状态时，不能满足唤醒MCU的要求；在AC电源的外部应用电路中，同样需要低脉冲信号来唤醒AC电源的外部应用电路，但由于AC电源是由高到低的电平转换信号，当MCU处于休眠状态时，AC电源不能满足唤醒MCU的要求。

因此，需要一种低脉冲输出电路及应用低脉冲输出电路的设备，以避免上述不足。

发明内容

本发明的目的在于提供一种低脉冲输出电路及应用低脉冲输出电路的设备，能够将低电平转高电平的阶跃信号处理成低脉冲信号，从而为MCU合理方便的接收触发信号提供技术基础。

为解决上述问题，本发明提供一种低脉冲输出电路，其特征在于，包括：第一逻辑电路、电容C1、第二逻辑电路、延时电路以及第三逻辑电路，所述第一逻辑电路的输入端输入电平转换信号，第一逻辑电路的输出端连接第一电源，且第一逻辑电路的输出端通过电容C1连接第二逻辑电路的输入端，第二逻辑电路的第一输入端及第二输入端连接第二电源，且第二逻辑电路的输出端通过延时电路连接第三逻辑电路的输入端，第三逻辑电路的输出端连接第三电源，第三逻辑电路的输出端作为脉冲输出端。

进一步的，所述延时电路包括充电延时电路和放电延时电路，充电延时电路包括串联的电阻R3和电容C2，放电延时电路包括并联的电容C2和电阻R4，所述电容C2和电阻R4连接地端。

进一步的，所述第一电源通过电阻R1连接第一逻辑电路的输出端，既能够将第一逻辑电路的输出端钳位在高电平，又能够起到限流的作用，防止因电流过高对第一逻辑电路的损害。

进一步的，所述第二电源通过电阻R2连接第二逻辑电路的第一输入端及第二输入端，既能够将第二逻辑电路的第一输入端及第二输入端钳位在高电平，又能够起到限流的作用，防止因电流过高对第二逻辑电路的损害，需要指出的是第二电源在经过电阻R2、第二逻辑电路及电阻R3后，产生的电流应当满足能够使第三逻辑电路导通，才能够才第三逻辑电路的输出端输出脉冲信号。

进一步的，所述第三电源通过电阻R5连接第三逻辑电路的输出端，其具体数值根据输出需要进行调整，既能够将第三逻辑电路和的输出端钳位在高电平，又能够起到限流的作用，防止因电流过高对第三逻辑电路的损害。

进一步的，所述第四电源通过电阻R6连接反相电路的输出端，既能够对反相电路的输出端提供高电平，又能够起到限流的作用防止因电流过高对反相电路的损害。

进一步的，所述第一电源、第二电源、第三电源及第四电源，满足高于本高脉冲输出电路的开机电压，即高于信号输入端电压。

作为本发明低脉冲输出电路的一种优选方式，所述RC延时电路包括由电阻R3和电容C2串联构成的充电延时电路，以及由电容C2和电阻R4并联构成的放电延时电路，电容C2及电阻R4接地端。采用此电路结构，既能够实现充电放电延时，同时电路结构又较为简单。

进一步的，所述第一逻辑电路采用具有N沟道的第一MOS管，其栅极作为输入端连接电平转换信号，源极接地端，漏极作为输出端通过上拉电阻R1连接第一电源及电容C1；所述第二逻辑电路采用具有P沟道的第二MOS管，其栅极作为输入端连接电容C1及第二电源，漏极作为输出端连RC接延时电路，源极作为第一输出端连接第二电源；所述第三逻辑电路采用具有N沟道的第三MOS管，其栅极作为输入端连接延时电路，其源极接地端，其漏极作为输出端且通过上拉电阻R5连接第三电源。