[发明专利]兼容标准CMOS工艺的伪差分结构非易失性存储器

权利要求书

1.一种兼容标准CMOS工艺的伪差分结构非易失性存储器，包括多个存储单元，其特征在于：每个存储单元包括数据存储模块B101、信号转换模块B102、开关控制模块B103；所述数据存储模块B101包括控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108；控制管M101、第一隧穿管M102、第二隧穿管M103和第三隧穿管M108四管的栅极连接构成的浮栅107；控制管M101的源极108和漏极109与第一N阱NT1相连接构成第一端口101，第一隧穿管M102的源极与其第二N阱NT2相连接构成第二端口102，第二隧穿管M103的漏极111与第一P阱PT1连接接地端110，第三隧穿管M108的源极、漏极、第三N阱NT3三端相连构成第三端口103；第一隧穿管M102的漏极113与第二隧穿管M103的漏极112相连接；

所述信号转换模块B102包括第一转换管M104和第二转换管M105，两者的栅极互连构成第七端口114，并与所述第一隧穿管M102的漏极113相连；第一转换管M104的漏极115与第二转换管M105的源极122连接至第二端口102；所述第二转换管M105的源极122与阱121相连；第一转换管M104的源极117和第二转换管M105的漏极120用于输出信号转换模块B102产生的信号；

所述开关控制模块B103包括第一选择管M106和第二选择管M107，两者的栅极互连构成第四端口104，第一选择管M106的源极123与第一转换管M104的源极117相连；第二选择管M107的源极125与第二转换管的漏极120相连；第一选择管M106的漏极105与第一选择管M107的漏极106为存储单元的数据输出端口。

2.如权利要求1所述的兼容标准CMOS工艺的伪差分结构非易失性存储器，其特征在于：所述控制管M101的栅极面积大于第一隧穿管M102、第二隧穿管M103、第三隧穿管M108的栅极面积。

3.如权利要求1所述的兼容标准CMOS工艺的伪差分结构非易失性存储器，其特征在于：所述控制管M101、第一隧穿管M102、第三隧穿管M108为PMOS晶体管，第二隧穿管M103为NMOS晶体管，第二隧穿管M103与第一隧穿管M102互连呈类反相器的结构。

4.如权利要求1所述的兼容标准CMOS工艺的伪差分结构非易失性存储器，其特征在于：所述控制管M101驻留在第一N阱NT1中；第一隧穿管M102、第二转换管M105、第一选择管M106和第二选择管M107驻留在第二N阱NT2中和第三隧穿管M108驻留在第三N阱NT3中；第二隧穿管M103和第一转换管M104驻留在第一P阱PT1中。

5.如权利要求1所述的兼容标准CMOS工艺的伪差分结构非易失性存储器，其特征在于：所述控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108、第一转换管M104、第二转换管M105、第一选择管M106和第二选择管M107的栅氧化层的厚度均相同。

6.如权利要求1所述的兼容标准CMOS工艺的伪差分结构非易失性存储器，其特征在于：所述控制管M101、第一隧穿管M102、第二隧穿管M103、第三隧穿管M108、第一转换管M104、第二转换管M105、第一选择管M106和第二选择管M107均为单多晶硅栅结构。

7.如权利要求1所述的兼容标准CMOS工艺的伪差分结构非易失性存储器，其特征在于：所述第一端口101、第三端口103和接地端110三端容性耦合的电势，叠加形成浮栅107上的电势。

8.如权利要求3所述的兼容标准CMOS工艺的伪差分结构非易失性存储器，其特征在于：所述控制管M101和第三隧穿管M108采用的PMOS晶体管为源极、漏极和阱三端互连构成的MOS电容结构。

9.如权利要求1所述的兼容标准CMOS工艺的伪差分结构非易失性存储器，其特征在于：所述控制管M101和第三隧穿管M108采用带有源漏注入的N阱电容结构。

10.如权利要求1所述的兼容标准CMOS工艺的伪差分结构非易失性存储器，其特征在于：所述的存储单元中的第一端口101、第二端口102、第三端口103和第四端口104，在进行不同的操作时施加不同的电压组合。