[发明专利]半导体器件制造方法

说明书

技术领域

本发明涉及一种半导体器件制造方法，特别是涉及一种具有共形台阶覆盖率的功函数层沉积方法。

背景技术

随着CMOS器件特征尺寸缩小到22纳米技术节点及以下，高k栅介质/金属栅(HK/MG)MOS器件的金属栅叠层结构的材料选择、制备以及等效功函数调节都是技术难点。

通常的后栅(gate-last)工艺中，如图1A所示，首先在衬底1中形成基本结构：在衬底上沉积并刻蚀形成假栅极堆叠(未示出)，以假栅极堆叠为掩模轻掺杂注入衬底1形成LDD结构的源漏延伸区1L；在假栅极堆叠两侧衬底1上形成栅极侧墙2(可以包括未示出的多重侧墙，氮化硅的第一侧墙层、氧化硅层或空气隙的第二侧墙层，以及氮化硅或类金刚石无定形碳的第三侧墙层)；以栅极侧墙2为掩模重掺杂注入形成源漏区1H，优选地在源漏区1H上形成硅化物1S；在源漏区1H表面上形成氮化硅的接触刻蚀停止层(CESL)3；在衬底1上旋涂层间介质层(ILD)4；随后刻蚀去除假栅极堆叠，在ILD4中留下栅极沟槽4G。

随后如图1B所示，依次沉积填充氧化硅材质的界面层5、高介电常数绝缘材料(HK)的栅极介质层6、金属/金属氮化物材质的盖层或功函数(WF)层7、以及栅极填充层8，构成最终的栅极。对于NMOS和PMOS而言，功函数层7的材质通常是不同的，以便通过不同金属配比实现所需的功函数。具体地，对于PMOS而言，金属堆叠的有效功函数应该在5.12～4.92eV左右，而对于NMOS而言，金属堆叠的有效功函数应该4.05～4.25eV左右。从材料选择的方面看，有一系列金属可以既满足PMOS有效功函数需求而同时又满足NMOS需求。但是当器件尺寸缩减至22nm技术节点乃至以下时，采用传统的PVD技术在窄线宽沟槽或开孔中沉积共形的良好台阶覆盖率的薄膜变得越来越困难。

此外，在如图1C的多层金属互连工艺中，在多层ILD层3(例如包括第一ILD3A、第二ILD3B)中刻蚀形成连接衬底1中下层焊垫或源漏接触2的孔3H(可以具有上宽下窄的T型结构)，在孔3H中沉积Ti、Ta、TiN、TaN、TiAl等金属阻挡层或种晶层4，在此之上再沉积Cu、W、Al等金属填充层5形成连线或接触塞。其中，阻挡层也可以采用TiAl材质。然而，随着器件尺寸减小，金属阻挡层或种晶层4的尺寸也一并减小，低至22nm技术节点以下。

由于PVD(蒸发、溅射等)能够适用于各种金属沉积，因此被广泛使用。然而，当面对具有小尺寸的沟槽或接触孔时，PVD存在悬挂现象，也即沟槽或孔顶部先于底部闭合，导致在金属栅极或多层互连中存在空气隙，导致严重的可靠性问题。而包括MOCVD、HDPCVD等工艺的CVD方法也无法得到完全100％的台阶覆盖率，同样会在沟槽或孔中部形成孔洞。

例如TaAl、TiAl等含难熔金属的铝合金是用于NMOS器件的良好低功函数金属，其通常采用(磁控)溅射或电子束蒸发等PVD工艺方法来沉积，CVD工艺难以制备该合金。但是由于PVD方法带来的悬挂问题，难以适用于22nm技术节点及其以下的小尺寸器件。

另一方面，虽然原子层沉积(ALD)工艺具有良好的台阶覆盖率，由此可以减少孔洞的形成、提高填充率。但是，ALD纯金属沉积具有难度，因为受到前驱物的限制。氢等离子处理通常用于得到纯净金属，但是这会同时刻蚀损伤衬底等下层结构，增大了栅极泄漏或者互连损耗。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种创新性半导体器件制造方法。

为此，本发明提供了一种半导体器件制造方法，包括：在下层结构上形成介质层；在介质层中形成暴露下层结构一部分的沟槽和/或孔；在沟槽和/或孔中生长界面层；在界面层上沉积绝缘介质层；在绝缘介质层上沉积栅电极层；采用原子层沉积法，在栅电极层上形成含难熔金属的铝合金层，其中前驱物至少包括作为第一还原剂的含铝的第一前驱物、以及含难熔金属的第二前驱物；在含难熔金属的铝合金层上形成金属材质的上层结构。

其中，所述界面层材质为SiO₂，并且其厚度为0.3nm～1nm。

其中，所述绝缘介质层包含一层或多层绝缘介质。

其中，所述栅电极层包含一层栅电极结构或多层栅电极结构。