[发明专利]成像装置、电子设备以及制造成像装置的方法

说明书

成像装置包括：光电二极管，构造为执行光电转换并且根据光接收量产生电荷；浮置扩散部，构造为累积光电二极管中产生的电荷；读取电路，构造为输出像素信号，该像素信号具有根据浮置扩散部中累积电荷水平的电压，该读取电路包括一个或多个晶体管，其中每个晶体管的栅极电连接至用于选择像素的配线；以及绝缘部，延伸至浮置扩散部的部分或整个底面中、一个或多个晶体管中源漏区域的部分或整个底面中或者同时延伸至这两者中。光电二极管、浮置扩散部、读取电路以及绝缘部设置在半导体层中。

技术领域

本技术方案涉及成像装置、包括该成像装置的电子设备以及成像装置的制造方法。

背景技术

诸如CMOS(互补金属氧化物半导体)图像传感器或者CCD(电荷耦合器件)的成像装置广泛应用于例如数码照相机、数码摄像机等中。此类成像装置的每个像素例如可以包括光电二极管以及将由光电二极管获得的光电转换信号读出至外部的信号读取电路。该信号读取电路例如可以包括转移晶体管、放大晶体管、复位晶体管、选择晶体管等(例如，见日本未审查专利申请公开No.2008-91788(JP2008-91788A))。一些情况下，多个光电二极管可以共享这些晶体管。

为达到与已有的具有超高灵敏度的图像传感器相同的低照度特性，所希望的是，减少信号读取电路中的电容并提高成像装置的转换效率。在现有技术中，例如，降低与FD(浮置扩散)部接触的阱层的p型杂质浓度或者FD部的n型杂质浓度以抑制p-n结电容(例如，见JP2008-91788A和日本未审查专利申请公开No.2008-218756(JP2008-218756A))。此外，例如，在FD部的两侧同时设置绝缘膜以抑制p-n结电容(例如，见日本未审查专利申请公开No.2012-119492(JP2012-119492A))。

发明内容

在JP2008-91788A和JP2008-218756A公开的方法中，减少杂质浓度以增加耗尽区，并且从而抑制p-n结电容。因此，相应于耗尽区的增加而限制了布局的自由度。JP2008-91788A中公开的方法可导致像素间的器件隔离性能减弱。JP2012-119492A中公开的方法仅在FD部两侧抑制p-n结电容。JP2008-91788A、JP2008-218756A和JP2012-119492A中公开的方法可能还存在抑制在FD部底面的p-n结电容的空间。

信号读取电路中，p-n结电容还存在于一个或多个晶体管的源漏区域中，其中该晶体管的每一个的栅极电连接至用于选择像素的配线。当在源漏区域中的p-n结电容较大时，会产生配线延迟。因此，希望抑制源漏区域中的p-n结电容。可采用相似于上述方法的方法以抑制源漏区域中的p-n结电容。但是，在采用上述任一种方法的情况下，可能存在抑制在源漏区域底面的p-n结电容的空间。

希望提供一种可以有效抑制在FD部底面的p-n结电容以及在源漏区域中的p-n结电容之一或者两者的成像装置。同时也希望提供包括该成像装置的电子设备以及制造该成像装置的方法。

根据本技术方案的实施例，提供了一种成像装置，其包括：光电二极管，构造为执行光电转换并且根据光接收量产生电荷；浮置扩散部，构造为累积光电二极管中产生的电荷；读取电路，配置为输出像素信号，该像素信号具有根据浮置扩散部中累积电荷的水平的电压，该读取电路包括一个或多个晶体管，其中每个晶体管的栅极电均连接至用于选择像素的配线；以及绝缘部，延伸至浮置扩散部的部分或整个底面、一个或多个晶体管中源漏区域的部分或整个底面中、或者同时延伸至这两者中。光电二极管、浮置扩散部、读取电路以及绝缘部设置在半导体层中。