[发明专利]扫描电路和显示装置

说明书

技术领域

本发明涉及显示装置的扫描电路，尤其涉及包括单一导电型薄膜晶体管的扫描电路。

背景技术

利用非晶硅薄膜晶体管(下文也称为“a-Si TFT”)的显示装置已经用在从诸如移动手机监控器的紧凑面板到诸如个人计算机监控器和大尺寸薄屏电视的大型面板的范围内的各种应用中。通常，已经仅在形成显示区域的像素阵列中使用a-Si TFT，然而，利用大规模集成(LSI)的集成电路(IC)已经用在用于驱动像素的栅极驱动电路中。

近来，用于形成像素阵列和栅极驱动电路的技术已经被积极地开发以节省显示器生产成本以及减小框架长度(从显示器的外周到显示区域的距离)。为了使用诸如a-Si TFT的单一导电型晶体管形成栅极驱动电路，通常使用例如在以下专利文献中所公开的动态单元电路。

将参考图10描述专利文献1的单元电路(美国专利号5222082：图2，从说明书的第6页第37行开始)。在图10中，专利文献1的单元电路是包括单一导电型晶体管的动态单元电路的示例。当输入端是高电平时，两个晶体管18和21接通，以及节点P1和节点P2分别被设置成(VDD-Vth)和VSS。在此处，Vth是晶体管18和晶体管21的阈值电压。由于P1的电势增大，晶体管16接通。此外，由于P2是VSS，晶体管17和晶体管19断开。然后，当输入端变成低电平时，节点P1进入浮置状态。在该状态中，当时钟信号C1从低电平变化至高电平时，输出端1的电势增大。此时，通过在晶体管16的节点P1至节点13(输出端1)之间的未示出的寄生电容器，由于靴带效应，处于浮置状态的P1的电势也增大。因此，由于节点P1的电势增大到不小于高电平，故高电压信号被施加到晶体管16的栅极，由此，高电平时钟信号C1被传输到输出端1而不衰减。当时钟信号C3变为高电平时，晶体管20接通，且由此节点P2被设置成(VDD-Vth)。在此处，Vth是晶体管20的阈值电压。因此，由于晶体管17和19被接通，因此节点P1和输出端1分别被设置到VSS以防止电路故障。

在专利文献1的结构中，当输出端1处于低电平时，晶体管17和晶体管19总是接通以使节点P1或输出端1下降到VSS。换句话说，高电平电压被施加到晶体管17和晶体管19的栅极端子，而低电平电压被施加到其源极端子或漏极端子。该偏置状态在下文被称为“加栅应力(plus gate stress)”。如果使用a-Si TFT形成电路，则“加栅应力”导致增大阈值变化的问题。鉴于以上专利文献1的问题，已经公开了以下解决方案。

参考图11将描述专利文献2(日本未经审查的专利申请公开号H08-87897：在第6页上的图3；从第0013段开始)的单元电路。在图11中，专利文献2的单元电路包括晶体管18、25、16和17和电容器CB，且是利用普通单一导电型晶体管的动态单元电路。当输入信号(启动信号或者作为前级输出信号的OUT_n-1)被输入到晶体管18时，节点P1的电势从VSS增大到(VDD-Vth)且被充电到电容器CB，由此使晶体管16处于导通状态。当输入部分变为低电平从而使得时钟信号的高电平电压被输入到端子C1时，节点P1处于浮置状态。此时，由于晶体管16处于导通状态，OUTn的电势也从VSS开始上升。换句话说，由于电容器CB的其中一个电极的电势增大，故其另一电极(节点P1)的电势也由于靴带效应而增大。因此，高电压栅极信号被施加到晶体管16以及高电平时钟信号从C1端子传输到OUTn。此时，已经接收外部电压Vc1的晶体管17导通。然而，由于晶体管17被调节以呈现比晶体管16更低的电流驱动性能，因此信号OUTn被输出而没有衰减。在完成输出操作之后，信号OUTn通过晶体管17下降到VSS。换句话说，在大多数时段期间，晶体管17处于“加栅应力”下(该结构由于在输出时贯通电流流动而具有功耗方面的问题)。

将参考图12描述专利文献3(日本未经审查的专利申请公开号2006-351171：在18页上的图5；从第0036段开始)的单元电路。与图11相同，该电路也是利用的单一导电型晶体管的动态单元电路。在该电路结构中，将节点J1保持在低电平(Voff)的晶体管对(T3和T4)、将节点J2保持在低电平的晶体管(T8)、将节点J3保持在低电平的晶体管(T11)、和将输出端保持在低电平的晶体管对(T5和T6)具有由时钟信号LCLK1或LCLK2所控制的栅极。换句话说，晶体管在50％的占空比以及LCLK1(LCLK2)的电压电平(与输出信号相同的电平)下处于“加栅应力”下。

发明内容