[发明专利]用于改进的栅极间隔件控制的利用多层外延硬掩膜的CMOS制造方法

权利要求书

1.一种形成集成电路的方法，所述方法包括以下步骤：

在p沟道金属氧化物半导体晶体管即PMOS晶体管的栅极上方形成双层硬掩膜的第一层，所述第一层是利用第一氯化硅烷反应物、烃类和氨通过等离子体增强化学气相沉积工艺即PECVD工艺形成的氮化硅；

在所述第一层上形成所述双层硬掩膜的第二层，所述第二层是利用第二氯化硅烷反应物和氨并在没有烃类反应物的情况下通过PECVD工艺形成的含氯氮化硅；

通过非等向性蚀刻从所述集成电路的水平表面去除所述第二层和所述第一层，留下栅极偏移间隔件的横向表面上的所述第二层和所述第一层，所述栅极偏移间隔件设置在所述PMOS晶体管的所述栅极的横向表面上；

随后从所述集成电路的衬底去除材料以形成与所述PMOS晶体管的所述栅极相邻的源/漏空腔；

随后通过外延工艺在所述源/漏空腔中形成硅锗源/漏区域即SiGe源/漏区域；

随后通过湿法蚀刻工艺的第一阶段去除所述第二层，其中所述第二层的蚀刻速率比所述第一层的蚀刻速率快至少三倍；以及

随后通过所述湿法蚀刻工艺的第二阶段去除所述第一层，使得在所述湿法蚀刻工艺的所述第二阶段完成之后，所述栅极偏移间隔件的至少一部分保留。

2.根据权利要求1所述的方法，其中所述第一氯化硅烷反应物是六氯乙硅烷。

3.根据权利要求1所述的方法，其中所述烃类是乙烯。

4.根据权利要求1所述的方法，其中所述第一层在550℃到650℃下形成。

5.根据权利要求1所述的方法，其中所述第一层厚4纳米到10纳米。

6.根据权利要求1所述的方法，其中所述第二氯化硅烷反应物是六氯乙硅烷。

7.根据权利要求1所述的方法，其中所述第二层在550℃到600℃下形成。

8.根据权利要求1所述的方法，其中所述第二层厚10纳米到30纳米。

9.根据权利要求1所述的方法，其中所述集成电路的垂直表面上的所述第二层的厚度是所述集成电路的水平表面上的所述第二层的厚度的至少80％。

10.根据权利要求1所述的方法，其中所述集成电路的静态随机存取存储器即SRAM中的垂直表面上的所述第二层的厚度和所述集成电路的逻辑电路中的垂直表面上的所述第二层的厚度是在彼此的5％以内。

11.根据权利要求1所述的方法，其中所述湿法蚀刻工艺的所述第一阶段包括包含磷酸的蚀刻步骤。

12.根据权利要求11所述的方法，其中所述包含磷酸的蚀刻步骤在150℃到160℃下进行。

13.根据权利要求11所述的方法，其中所述包含磷酸的蚀刻步骤进行30秒到75秒。

14.根据权利要求1所述的方法，其中所述湿法蚀刻工艺的所述第二阶段是所述湿法蚀刻工艺的所述第一阶段的继续。

15.根据权利要求1所述的方法，其中所述湿法蚀刻工艺的所述第二阶段中的所述第一层的蚀刻速率是每分0.4纳米到每分0.8纳米。

16.根据权利要求1所述的方法，所述方法还包括以下步骤：在形成所述第二层的所述步骤之后并且在从所述集成电路的水平表面去除所述第二层和所述第一层的所述步骤之前，执行在所述集成电路上方形成蚀刻掩膜以暴露所述PMOS晶体管并覆盖n沟道金属氧化物半导体晶体管即NMOS晶体管的步骤。