[发明专利]一种高压驱动电路的隔离结构及其制备方法

说明书

技术领域

本发明属于高压功率集成电路领域，特别涉及一种高压驱动电路的隔离结构及其制备方法。

背景技术

在功率集成电路领域中，高压集成电路因为其高可靠性，高集成度，高效率和低功耗等特点使其在功率集成电路领域中占有重要地位。高压集成电路是将高压电子器件，传统的控制逻辑电路和保护电路集成在一片芯片上。它广泛应用于电动机控制器，电子镇流器和汽车电子设备中。高压集成电路中电平移位电路为整个电路的关键部分，对于组成电平移位电路的高压横向扩散场效应晶体管（LDMOS）的漏电的设计直接影响移位电路的正常工作和功率损耗，同时LDMOS的漏电流也会引起整个芯片其他区域的寄生效应，从而影响整个芯片的电学性能，所以电平移位电路中高压LDMOS的隔离无疑是高压集成电路性能和工艺研究的重要内容，而隔离结构的设计工艺要同时兼顾提高击穿电压和降低漏电流两个方面。

高压集成电路通常分为高压区，低压区和高低压结终端区，高压LDMOS位于高压区与低压区之间并采用部分结终端区作为其漂移区。在现有Divided Resurf技术中，高低压结终端区与低压区之间、高压LDMOS与高、低压区之间、高压LDMOS和高低压结终端区之间均采用P型阱的隔离结构进行隔离，此隔离是由外延层上的P型阱贯穿P型外延层到衬底的P型结隔离实现，有效的抑制了横向扩散场效应晶体管的漏极与高压区之间的漏电流。然而，高压区接高压时，靠近高压区的P型结隔离区可以与两侧浓度较高的N型阱区完全耗尽，而远离高压区的P型结隔离区不能完全耗尽，从而发生局部击穿。针对这一问题，如果降低P型结隔离区的掺杂浓度，这时虽然P型结隔离区可以与两侧N型阱区完全耗尽，但是在高压区处的N型阱区与P型结隔离区的耗尽层会展宽到P型结隔离区内侧的N型阱区，发生局部穿通击穿，从而导致隔离结构击穿电压的下降，造成高压区与LDMOS漏极之间的漏电。

因此，如何在保证LDMOS隔离结构耐压的前提下，提高高压区附近P型结隔离区的穿通电压、减小穿通漏电流成为考察隔离结构的性能的一个重要关注点。

发明内容

为了解决背景技术存在的技术问题，本发明旨在提供一种高压驱动电路的隔离结构及其制备方法，在保证隔离结构的耐压的同时，抑制隔离结构中高压区与横向扩散场效应晶体管漏端的穿通漏电。

为了实现上述技术目的，本发明的技术方案为：

一种高压驱动电路的隔离结构，包括P型衬底和设置在P型衬底上表面的P型外延层，P型衬底和P型外延层的交界处分别设置了第一N型埋层和第二N型埋层，所述P型外延层内设有低压区、第一P型阱区、第二P型阱区、第一N型阱区、第二N型阱区和第三N型阱区，所述低压区沿P型外延层的边缘设置一周，所述第一P型阱区位于低压区的环绕区域内并沿低压区的内周环绕一周，第一P型阱区底部连接P型衬底的上表面，所述第二P型阱区呈U形，位于第一P型阱区的环绕区域内，且两端分别连接第一P型阱区，从而形成闭合区域，第二P型阱区的底部连接P型衬底的上表面，所述第一N型阱区位于第一P型阱区的环绕区域内并沿第一P型阱区的内周环绕一周，且第一N型阱区的环宽小于第二P型阱区的长度，第一N型阱区的底部连接P型衬底的上表面，所述第二N型阱区的底部连接第一N型埋层，且第二N型阱区位于第二P型阱区内部与第一N型阱区内周形成的闭合区域内，所述第三N型阱区的底部连接第二N型埋层，且第三N型阱区位于第二P型阱区外部与第一N型阱区内周形成的区域内，在第三N型阱区上设有N+电极，第一P型阱区与第二P型阱区形成的闭合区域内设有高压横向扩散金属氧化物场效应晶体管，所述高压横向扩散金属氧化物场效应晶体管以第一N型阱区作为漂移区，高压横向扩散金属氧化物场效应晶体管的衬底电极和源极位于第一P型阱区内，高压横向扩散金属氧化物场效应晶体管的漏极位于第二N型阱区内。所述隔离结构还包括第四N型阱区和第五N型阱区，其中，第四N型阱区填充在第二N型阱区与第二P型阱区之间，且第四N型阱区的底部连接P型衬底的上表面；第五N型阱区填充在第三N型阱区与第二P型阱区之间，且第五N型阱区的底部连接P型衬底的上表面。

其中，第四N型阱区的掺杂浓度低于第二N型阱区的掺杂浓度；第五N型阱区的掺杂浓度低于第三N型阱区的掺杂浓度。

其中，第四N型阱区和第五N型阱区的掺杂浓度不同。

其中，第四N型阱区和第五N型阱区的宽度在0.1-3微米之间。

其中，第四N型阱区和第五N型阱区的宽度不同。

本发明还包含一种制备上述高压驱动电路的隔离结构的方法，步骤如下：