[发明专利]降低漏电流的存储器装置有效
申请号: | 201410365957.6 | 申请日: | 2014-07-29 |
公开(公告)号: | CN105321551B | 公开(公告)日: | 2019-08-09 |
发明(设计)人: | 张昆辉 | 申请(专利权)人: | 华邦电子股份有限公司 |
主分类号: | G11C11/4063 | 分类号: | G11C11/4063 |
代理公司: | 北京三友知识产权代理有限公司 11127 | 代理人: | 王天尧 |
地址: | 中国台*** | 国省代码: | 中国台湾;71 |
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摘要: | |||
搜索关键词: | 位线 位线平衡电路 电压电平 漏电流 存储器装置 存储单元 平衡信号 平衡控制电路 耦接 电力消耗 调整平衡 一字线 导通 减小 字线 存取 输出 平衡 | ||
本发明提供一种降低漏电流的存储器装置。该降低漏电流的存储器装置包括一字线、一第一位线、一第二位线、一存储单元、一位线平衡电路以及一平衡控制电路。该存储单元耦接该字线、该第一及该第二位线。该位线平衡电路耦接该第一及该第二位线。当该存储单元未被存取时,该位线平衡电路依据一平衡信号的控制而导通,以平衡该第一及该第二位线上的电压电平。该平衡控制电路输出该平衡信号至该位线平衡电路,且使该平衡信号先维持一第一电压电平之后再降至一第二电压电平。本发明通过调整平衡信号的电压电平,降低了栅极与基体间的漏电流,减小了电力消耗。
技术领域
本发明是有关于存储器装置,特别是有关于用以降低漏电流的存储器电路。
背景技术
图1A是一现有存储器装置10的区块图,而图1B是存储器装置10中各信号的时序图。在图1A中,存储器装置10包括一字线WL、一第一位线BL、一第二位线BLB、一存储单元11以及一位线平衡电路12,其中存储器装置10为一随机存取存储器,存储单元11为一存储器胞。存储单元11耦接字线WL、第一位线BL和第二位线BLB。位线平衡电路12耦接第一位线BL和第二位线BLB。位线平衡电路12接收一平衡信号EQL,用以平衡第一位线BL和第二位线BLB上的电压(如图1B所示)。
在图1A中,当存储器装置10欲读取存储于存储单元11上的存储数据时,存储器装置10的控制端(未图示)会开启字线WL(如图1B所示),并停止输出平衡信号EQL至位线平衡电路12(或是如图1B所示,将平衡信号EQL设为低电压电平),以关闭位线平衡电路12的运作。当字线WL开启时,存储单元11输出其中的存储数据至第一位线BL和第二位线BLB。接着,耦接于第一位线BL和第二位线BLB的一感测放大器(未图示)感测第一位线BL和第二位线BLB上的一差动电压。因此,存储器装置10就能通过感测放大器的感测结果得知该存储数据的内容(高电压电平或低电压电平)。
存储器装置10关闭字线WL(如图1B所示,字线WL电压回到低电压),并输出平衡信号EQL至位线平衡电路12(或是如图1B所示,将平衡信号EQL设为高电压电平)。位线平衡电路12依据平衡信号EQL的控制而保持在导通状态,将第一位线BL和第二位线BLB拉至相等的电压电平。
平衡信号EQL的逻辑设为高电压电平时,输出的正向电压会在位线平衡电路12中各晶体管的栅极与基体之间产生漏电流。漏电流浪费了存储器电路的电源,而平衡信号EQL的电压电平越高对应产生更大的漏电流。由于现今集成电路制造工艺技术演进(制造工艺微缩),使得集成电路装置的元件尺寸越来越小。随着晶体管栅极厚度变薄,连带造成在晶体管栅极上发生更严重的漏电流。以38纳米制造工艺的动态随机存取存储器为例子,在金属氧化物栅极装置上施加1.6伏特电压,所产生的漏电流会达到1.6纳安培/平方微米。若以一个1G的动态随机存取存储器来说,在其存储器阵列区的漏电流就会超过50微安培。有鉴于此,本发明提出一个新的存储器装置以解决上述问题。
发明内容
本发明的目的在于提供一种降低漏电流的存储器装置,以降低现有存储装置的漏电流,从而减小存储器电路的电力消耗。
本发明的一实施例提供一种降低漏电流的存储器装置。该降低漏电流的存储器装置包括一字线、一第一位线、一第二位线、一存储单元、一位线平衡电路以及一平衡控制电路。该存储单元耦接该字线、该第一及该第二位线。该位线平衡电路耦接该第一及该第二位线。当该存储单元未被存取时,该位线平衡电路依据一平衡信号的控制而导通,以平衡该第一及该第二位线上的电压电平。该平衡控制电路输出该平衡信号至该位线平衡电路,且使该平衡信号先维持一第一电压电平之后再降至一第二电压电平。
本发明通过调整平衡信号的电压电平,降低了栅极与基体间的漏电流,减小了电力消耗。
附图说明
图1A是一现有存储器装置10的区块图。
图1B是存储器装置10中各信号的时序图。
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