[发明专利]用于输入/输出结构的垂直纳米线晶体管

说明书

技术领域

本发明描述的技术总体涉及集成电路，更具体地，涉及用于保护电路免受静电放电(ESD)电压影响的系统。

背景技术

全环栅(GAA)纳米线沟道场效应晶体管(FET)可以使部件缩放超过目当前的平面互补金属氧化物半导体(CMOS)技术。纳米线沟道FET也可以由于其静电(这方面可能优于那些常规的FET器件)而具有益处。纳米线沟道FET的制造可以包括产生纳米线束并且将其放置在期望的位置(例如，自底向上的方法)或可以包括各种光刻图案化步骤(例如，自顶向下的方法)。

发明内容

根据本发明的一个方面，提供了一种用于保护电路免受静电放电(ESD)电压影响的系统，该系统包括：输入端子，用于接收输入信号；ESD保护电路，被配置为从输入端子处接收输入信号，ESD保护电路包括一个或多个垂直纳米线场效应晶体管(FET)，其中，一个或多个垂直纳米线FET中的每个都包括：具有第一导电类型的阱，形成在半导体衬底中，纳米线，具有i)位于纳米线的第一端处的源极区，以及ii)位于与第一端相对的纳米线的第二端处的漏极区，源极区还包括形成在阱中的部分，其中，源极区和漏极区具有第二导电类型，使得PN结形成在阱和源极区中形成在阱中的部分之间，和栅极区，围绕纳米线的一部分，其中，栅极区与漏极区分隔开第一距离，栅极区和漏极区的分隔提供了漏极区和源极区之间的串联电阻；以及输出端子，被配置为从ESD保护电路接收输入信号，其中，输入信号中由ESD引起的电压被电阻和PN结减弱。

优选地，第二电路连接至输出端子，并且保护第二电路免受由ESD引起的电压的影响。

优选地，输入端子、ESD保护电路、输出端子以及第二电路包括集成电路的各部分，其中，第二电路包括实现集成电路的逻辑设计的一个或多个核心晶体管，并且ESD保护电路的一个或多个垂直纳米线FET是集成电路的输入/输出晶体管。

优选地，一个或多个核心晶体管和输入/输出晶体管使用相同类型的垂直纳米线FET。

优选地，一个或多个垂直纳米线FET是无结积累型纳米线晶体管。

优选地，栅极区包括栅极介电质，并且电阻减小了栅极介电质中的电场。

优选地，ESD保护电路包括：PMOS垂直纳米线FET，PMOS垂直纳米线FET包括N型阱、P型源极区和P型漏极区；以及NMOS垂直纳米线FET，NMOS垂直纳米线FET包括P型阱、N型源极区和N型漏极区，其中，PMOS垂直纳米线FET和NMOS垂直纳米线FET以电路并联布置连接。

优选地，输入端子连接至PMOS垂直纳米线FET的漏极区和NMOS垂直纳米线FET的漏极区，而输出端子连接至PMOS垂直纳米线FET的源极区和NMOS垂直纳米线FET的源极区。

优选地，输入端子和输出端子之间的第一路径包括PMOS垂直纳米线FET的源极区和漏极区之间的串联电阻，而输入端子和输出端子之间的第二路径包括NMOS垂直纳米线FET的漏极区和源极区之间的串联电阻。

优选地，接地参考电压施加至PMOS垂直纳米线FET和NMOS垂直纳米线FET中的一个，VDD参考电压施加至PMOS垂直纳米线FET和NMOS垂直纳米线FET的另一个，从而PMOS垂直纳米线FET和NMOS垂直纳米线FET的PN结将输出端子处的电压钳位在接地参考电压和VDD参考电压之间。

优选地，接地参考电压施加至NMOS垂直纳米线FET的P型阱，而VDD参考电压施加至PMOS垂直纳米线FET的N型阱。

优选地，ESD保护电路还包括：第二PMOS垂直纳米线FET，第二PMOS垂直纳米线FET包括第二N型阱、第二P型源极区和第二P型漏极区；以及第二NMOS垂直纳米线FET，第二NMOS垂直纳米线FET包括第二P型阱、第二N型源极区和第二N型漏极区，其中，输入端子连接至i)第二PMOS垂直纳米线FET的第二P型源极区，以及ii)第二NMOS垂直纳米线FET的第二N型源极区。

优选地，接地参考电压施加至第二PMOS垂直纳米线FET和第二NMOS垂直纳米线FET的一个，VDD参考电压施加至第二PMOS垂直纳米线FET和第二NMOS垂直纳米线FET中的另一个，从而第二PMOS垂直纳米线FET和第二NMOS垂直纳米线FET的PN结将输入端子处的电压钳位在接地参考电压和VDD参考电压之间。

优选地，接地参考电压施加至第二NMOS垂直纳米线FET的第二P型阱，而VDD参考电压施加至第二PMOS垂直纳米线FET的第二N型阱。