[发明专利]一种半导体器件及其制造方法和电子装置

说明书

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。

背景技术

在半导体技术领域中，MEMS(微机电系统)因其自身的优势得到了越来越广泛的应用。在MEMS器件的具体应用中，有一些包括MEMS器件的半导体器件需要在真空环境下工作，所以需要采用如图1A所示的结构来制造，即，在形成有包括MEMS器件1101和电感1102的前端器件的下部衬底110的上方键合(bonding)上部衬底120以在包括MEMS器件1101和电感1102等器件在内的前端器件的上方形成空腔130，并且，为了保证空腔130的真空度，通常在上部衬底120上形成朝向前端器件的吸附层1201以吸附衬底释放的气体。其中，吸附层1201与电感1102以及MEMS器件等其他前端器件完全重叠，如图1A所示。

图1B进一步具体示意了吸附层1201与电感1102等器件在空间上的位置关系。由图1B可知，在现有的上述半导体器件中，位于下部衬底上的包括电感1102和MEMS器件1101在内的前端器件均被位于上部衬底上的吸附层1201所覆盖。

由于吸附层1201的材料通常为金属钛，是导电材料，所以电感1102与吸附层1201在空间上的重叠会导致电感1102与吸附层1201之间发生耦合效应，造成处于空腔130这一密闭封装环境中的电感1102的品质因子(Q-factor)下降。而电感1102的品质因子下降，会进而导致整个半导体器件的稳定性和良率下降。

因此，为解决现有技术中的上述半导体器件中的电感1102的品质因子比较低的问题，有必要提出一种新的半导体器件结构及其制造方法。

发明内容

针对现有技术的不足，本发明提供一种半导体器件及其制造方法和电子装置，以提高制得的半导体器件中的电感的品质因子以及使用该半导体器件的电子装置的性能。

本发明的一个实施例提供一种半导体器件，包括下部衬底、形成于所述下部衬底上的包括MEMS器件和电感的前端器件以及与所述下部衬底键合并与所述下部衬底共同形成用于容置所述前端器件的空腔的上部衬底，还包括设置于所述上部衬底的朝向所述前端器件的表面的部分区域的吸附层，其中所述吸附层与所述电感在竖直方向上不存在重叠。

可选地，所述上部衬底的朝向所述前端器件的一侧形成有作为所述空腔的一部分的沟槽，所述吸附层设置于所述沟槽的底壁和/或侧壁上。

可选地，所述吸附层的材料包括钛。

可选地，所述前端器件还包括ASIC器件。

本发明的另一个实施例提供一种半导体器件的制造方法，所述方法包括：

步骤S101：提供用于与形成有包括MEMS器件和电感的前端器件的下部衬底键合的上部衬底，通过刻蚀在所述上部衬底内形成与所述前端器件的位置相对应的沟槽；

步骤S102：形成覆盖所述沟槽与所述电感相对应的区域以及所述上部衬底的未形成所述沟槽的区域的掩膜层；

步骤S103：形成覆盖所述掩膜层与所述沟槽的吸附材料层；

步骤S104：通过剥离工艺去除所述掩膜层以及所述吸附材料层覆盖所述掩膜层的部分，以形成位于所述沟槽的内壁的部分区域的吸附层；

步骤S105：将所述上部衬底与所述下部衬底键合以形成用于容置所述前端器件的空腔，其中所述吸附层与所述电感在竖直方向上不存在重叠。

在一个实例中，在所述步骤S101中，所提供的所述上部衬底的上表面形成有硬掩膜层和位于其上的键合材料层，并且所述步骤S101包括如下步骤：

步骤S1011：提供所述上部衬底，在所述键合材料层上形成覆盖拟形成的沟槽的侧壁区域且在拟形成的沟槽的上方具有开口的第一掩膜，对所述键合材料层进行刻蚀以去除所述键合材料层未被所述第一掩膜覆盖的部分；

步骤S1012：形成覆盖所述键合材料层位于拟形成的沟槽的侧壁区域的部分且在拟形成的沟槽的上方具有开口的第二掩膜，对所述硬掩膜层进行刻蚀以去除所述硬掩膜层未被所述第二掩膜覆盖的部分；

步骤S1013：对所述上部衬底进行刻蚀以形成所述沟槽，去除所述第二掩膜。

可选地，在所述步骤S101中，所述键合材料层的材料包括锗，所述硬掩膜层的材料包括氧化硅。

可选地，在所述步骤S102中，所述掩膜层的材料包括光刻胶。

可选地，在所述步骤S103中，所述吸附材料层的材料包括钛。