[发明专利]用于制作嵌入式锗硅的方法

说明书

本发明公开了用于制作嵌入式锗硅的方法。通过该方法，可简化现有工艺，并能够获得良好、可控的应力层。该方法包括：在衬底上形成隔离结构；对衬底进行第一刻蚀，以形成第一区域和第二区域；形成应力调节层；在应力调节层上形成第一半导体层；对第一区域进行选择性第二刻蚀；在第一区域上形成刻蚀停止层；在刻蚀停止层上形成第二半导体层；在第一半导体层和第二半导体层上形成栅极和侧墙；选择性去除第二半导体层，仅保留第二半导体层在所述栅极和侧墙下方的部分，以形成源区和漏区凹槽；对第二半导体层的剩余部分进行具有晶向选择性的湿法刻蚀，以在第二半导体层的侧壁上形成Σ形状。

技术领域

本发明涉及半导体制造领域，尤其涉及用于制作嵌入式锗硅的方法。

背景技术

随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法提高当前主流硅CMOS器件的性能受到越来越多物理、工艺的限制。为了使集成电路技术能延续摩尔定律所揭示的发展速度，必须开发与硅工艺兼容的新材料、新结构和新性质。近年来，应变硅(Strained Si)技术由于在提高CMOS器件性能方面的卓越表现而备受关注。例如，通过在沟道中引入适当的压应力和张应力能分别提高PMOS的空穴迁移率和NMOS的电子迁移率。典型的PMOS应变硅器件可通过外延SiGe源漏区来引入沟道压应力，利用源漏和沟道的晶格常数失配控制应变大小，进而改善空穴迁移率；而对于NMOS应变硅器件则可通过淀积SiN薄膜引入沟道张应力，利用SiN薄膜的高本征应力控制应变大小，进而改善电子迁移率。因此，通过工艺、材料、结构参数的优化设计，研究半导体纳米器件中应力、应变的控制有重要的科学意义和实用价值。

对于PMOS，嵌入式SiGe技术是使沟道所受应力提升的最有效的方法，并且已经用于量产。研究发现SiGe越接近沟道越能施加大的应力，使得PMOS的性能获得更大的提升，并且设计了多种工艺方法及流程。

在28nm技术节点，主流嵌入式SiGe的形貌为Σ状，目的是提升施加在沟道上的应力，形成工艺依靠湿法刻蚀对Si不同晶面的选择性。

图3A示出期望在衬底中形成的“∑”形凹槽的截面。在该截面图中，衬底300的表面330、凹槽侧壁的上半部分340和下半部分350、以及凹槽底部380的延长线360(用虚线表示)形成“∑”形。

图3A所示出的“∑”形凹槽可以通过使用具有晶向选择性的湿法蚀刻来形成。例如，可以选择衬底300的表面的晶面方向为(001)。如图3B所示，首先，例如通过干法蚀刻，在衬底中形成“U”形凹槽310。凹槽310底部的晶面方向也是(001)，侧壁的晶面方向则可以是(110)。

然后，采用具有晶向选择性的湿法蚀刻剂，例如包含四甲基氢氧化铵(TMAH)的蚀刻剂，来通过“U”形凹槽310对衬底300进行蚀刻。在该蚀刻过程中，在<111>晶向上的蚀刻速度小于在其它晶向上的蚀刻速度。由此，“U”形凹槽310被蚀刻而成为钻石形的凹槽315，如图3C所示。图3C中以虚线示出了原来的“U”形凹槽310的位置。凹槽315的侧壁具有上半部分340和下半部分350。上半部分340和下半部分350的晶面方向基本上分别是(111)和(111)

然而，由于在<100>晶向和<110>晶向上的蚀刻速度比在<111>晶向上的蚀刻速度大，所以凹槽315底部很容易被过度蚀刻，从而使得凹槽315两侧侧壁的下半部分350相交。于是，该各向异性蚀刻的结果往往导致凹槽315的底部是尖的，而不是平的。

而如果凹槽315的底部是尖的，那么当在凹槽315中外延生长SiGe时，不能得到高质量的SiGe。

因此，需要一种改进的用于制作嵌入式锗硅的方法，从而避免上述问题。

发明内容

本发明的目的是提供一种半导体器件的制造方法，通过该方法，可简化现有工艺，并能够获得良好、可控的应力层。