[发明专利]无结晶体管

说明书

技术领域

本发明涉及半导体场效应晶体管技术领域，尤其涉及一种无结晶体管。

背景技术

在摩尔定律的指导下，集成电路半导体器件的尺寸越来越小，但是不能无限缩小，在缩小到一定程度将达到它的物理极限，严重的短沟道效应和栅极泄漏电流将会出现。这对摩尔定律的有效性将是一个挑战。但是人们积极寻找着替代用缩短器件尺寸来提高性能的方法，人们把技术上探索的焦点放到了使用高K材料和探索新型器件结构上，特别是后者，新型的器件结构将是未来半导体器件研究和发展的方向和趋势。硅纳米线晶体管是一种新型器件结构，它是集成电路发展路线图22纳米结束节点下最优希望的竞争者之一。目前国内外初步报道的硅纳米线结构晶体管拥有有益的亚阈值特性、载流子迁移率以及关态特性，能够很好的抑制短沟道效应。较之传统的体硅平面器件，一维准弹道输运的纳米线MOSFET表现出很强的缩小尺寸优势，纳米线晶体管对实现半导体路线图的既定目标将表现出极大的潜力。因为扩大栅包围沟道的面积，从而提高了控制沟道反型电子的能力，减小了MOS器件的短沟道效应，同时避免了缩小器件尺寸中所需要做的栅氧化层厚度的减小，从而也减小了栅极的泄漏电流。

当MOSFET特征尺寸进入纳米尺度后，载流子迁移率的降低成为限制器件性能的主要因素之一。通过在沟道方向施加应力，或者采用不同的衬底晶向，可以在不改变器件集合尺寸的情况下，显著地增强MOSFET的性能。

无结晶体管首先由Jean-Pierre Colinge等人于2010年发表在Nature上的文章“Nanowire transistors without junctions”提出。它的工作原理在于使用均匀掺杂衬底代替源漏结构，消除了晶体管原有的PN结的结构，减小了工艺复杂度并且提高了晶体管的性能。在这种没有PN结的晶体管中，利用栅的开关作用控制晶体管的导电性达到开关的效果。关断时栅电压小于阈值电压，中间沟道部分被耗尽而关断。器件导通时栅电压大于等于阈值电压，中间沟道部分形成并能导电。传统的无结晶体管衬底是均匀掺杂而没有源漏的PN结的，故其可以省去形成源漏的工艺流程和离子扩散过程，大大节省工艺步骤和成本，如图1a-1d所示。

对于无结晶体管而言，根据文献“Theory of the Junctionless Nanowire FET”的报道，纳米线无结晶体管其电子迁移率刚刚超过100cm²/V·s，仍然远低于一般长沟平面MOSFET的1300cm²/V·s的电子迁移率。同样的条件下，电子的迁移率接近空穴迁移率的3倍，故一般的无结晶体管和一般长沟平面MOSFET的空穴迁移率分别为33cm²/V·s和433cm²/V·s，前者只是后者的1/10都不到。故此类P型无结晶体管亟待解决迁移率过小的问题。

中国专利(公开号：CN102082096A)介绍了一种Ge或SiGe纳米场效应晶体管的制备方法，首先在沉底上的隔离层上形成多晶硅栅；然后形成高K材料的栅介质层，再在栅介质层上淀积SiGe薄膜，对SiGe薄膜进行源漏掺杂后光刻定义出源漏区图形，并各向异性干法刻蚀SiGe薄膜，在多晶硅栅两侧形成SiGe侧墙，同时在栅长方向上SiGe侧墙的两头分别形成源区和漏区，最后对SiGe侧墙进行氧化，去掉表面形成的氧化层，得到Ge纳米线或高Ge含量的SiGe纳米线。

中国专利(公开号：CN102822971A)记载了一种基于纳米级沟道的场效应晶体管中嵌入硅锗源极和漏极应力源的技术，在一方面中，一种制造FET的方法包括以下步骤，提供掺杂的衬底，在所述掺杂的衬底上具有电介质，在所述电介质上设置至少一个硅纳米线。掩蔽所述纳米线的一个或多个部分二使所述纳米线的其他部分暴露，在所述纳米线的暴露的部分上生长外延锗，使所述外延锗与所述纳米线中的Si相互扩散而形成嵌入在所述纳米线中的SiGe区域，所述SiGe区域在所述纳米线中引入压缩应变，所述掺杂的衬底用作所述FET的栅极，所述纳米线的掩蔽部分用作所述FET的沟道，且嵌入的SiGe区域用作所述FET的源极和漏极区域。

上述两件专利均未记载任何有关本发明公开的采用SiGe作为源漏区和沟道区的材料，以提高无结晶体管的载流子迁移率和驱动电流的技术特征。

发明内容

鉴于上述问题，本发明提供一种无结晶体管。