[发明专利]静电放电箝制电路

说明书

技术领域

本发明涉及一种静电放电(ESD，Electro-Static Discharge)箝制电路，且特别是关于一种可改善静电放电保护表现的静电放电箝制电路。

背景技术

对半导体装置而言，如集成电路、晶粒、芯片、片上系统(SoC，System on Chip)等等，静电放电保护是不可或缺的。半导体装置设有导电接口，如金属针脚或焊球等，用于信号输入/输出与电源供应；然而，此导电接口也会为外来的静电放电电荷提供传导路径，使其可被传导至半导体装置的内部电路，如核心器件(device)/元件(element)，像是晶体管。为了保护内部电路免遭静电放电破坏，半导体装置会装备有静电放电箝制电路。

静电放电箝制电路布署于诸电源轨线(power rail)之间，这些电源轨线用以为半导体装置传导供应电源；当静电放电袭击半导体装置并快速地在诸电源轨线之间累积出极大电压差时，静电放电箝制电路应可在诸电源轨线之间提供一暂时性的低阻抗路径，以使静电放电的电荷可由一电源轨线释放至另一电源轨线，让诸电源轨线间的电压差可被箝制在一可耐受的临限值之下，例如说是一核心器件应力电压(stress voltage)。另一方面，当半导体装置正常启动而在诸电源轨线间建立供应电压时，静电放电箝制电路应可在诸电源轨线间停止导通。

请参考图1与图2，其分别示意两已知的静电放电箝制电路10与20。静电放电箝制电路10与20耦接于两电源轨线的节点nv1与nv2之间，此两电源轨线分别用以传输供应电压VDD与VSS。静电放电箝制电路10包括一电阻R1、一电容C1与一晶体管MN，例如一n沟道金属氧化物半导体(MOS，Metal-Oxide-Silicon)晶体管。晶体管MN具有一栅极、一漏极与一源极，分别耦接节点ng1、nv1与nv2。当静电放电事件发生而使节点nv1的电压快速升高(对比于节点nv2电压)时，节点ng1的电压亦随之升高，因而使晶体管MN开启(turn on)，并将节点nv1导通至节点nv2，以实现静电放电箝制。在正常启动时，电容C1有足够的时间来充电累积节点nv1与ng1间的电压差，使节点ng1的电压可以实质相等于节点nv2的电压，以便让晶体管MN维持关闭。

除了传导静电放电的晶体管MN、一电阻R2与一电容C2之外，静电放电箝制电路20还包括有两晶体管Mp1与Mn1，形成一反相器22。晶体管Mp1与Mn1的栅极共同耦接至一节点ng0，晶体管MN的栅极则耦接至一节点ng1。当静电放电事件发生而使节点nv1的电压快速上升(相对于节点nv2)时，因为电容C2的响应不及，节点ng0的电压会维持与节点nv2的电压相近，使晶体管Mn1与Mp1分别关闭与开启；节点ng1的电压会被导通的晶体管Mp1拉高，进而触发晶体管MN在节点nv1与nv2间导通，实现静电放电箝制。在正常启动时，电容C2有足够的时间来充电累积节点nv2与ng0间的电压差，故节点ng0的电压可在实质上维持与节点nv1相等；如此，晶体管Mn1就会开启而在节点ng1与nv2间导通，以便让晶体管MN保持关闭。

一些美国专利，如美国专利号5946177、7570468与7164565等，亦揭露了不同种类的静电放电箝制电路。然而，前述现有技术均无法延长静电放电保护的期间。以典型静电放电箝制电路20(图2)为例，在静电放电事件开始后，等节点ng1的电压由高转低时，静电放电箝制电路20终究会中止静电放电保护。因为节点ng1的电压受控于反相器22，节点ng1的电压转态(transition)取决于反相器22的转移曲线(transfer curve)。然而，反相器22的转移曲线会存在一个让晶体管Mp1与Mn1皆开启导通的区间，影响静电放电保护的延续期间。

发明内容