[发明专利]用于IO接口的低频多相位差分时钟树型高速低功耗串行器

说明书

技术领域

本发明属于集成电路技术领域，具体涉及一种用于IO接口的低频多相位差分时钟树型串行器。

背景技术

随着集成电路CMOS工艺尺寸不断减小，系统处理器的速度越来越快，对高速IO接口需求日益增加。高速串行器是高速IO接口重要组成部分，将低速并行数据转换成高速串行数据，克服了传统并行传输的缺点，包括复杂度高、封装管脚多、PCB板成本高。一个系统通常集成了许多芯片，所以高速串行器的优势更加明显，可以极大减小封装管脚数量，节约封装成本。

图1为传统高速8:1串行器，由2:1 MUX电路30~36和二分频电路37~39构成。时钟CLK是高频输入时钟，该时钟逐级经过二分频电路分频为两个相位差为90度的时钟CK_(N)S和CK_(N)SH（N=1,2,3）。这两个时钟为每一级的2:1 MUX电路提供采样时钟。D7~D0为低速并行输入数据，OUT为高速串行输出数据。图2为2:1 MUX电路，由D型触发器40~42和2:1选择器43构成；图3为二分频电路，由2:1选择器44~45和反相器46构成。图4为D型触发器，由2:1选择器47~48构成。传统高速串行器中的每个2:1 MUX电路的输出寄生电容较小，有利于数据高速传输。但传统高速串行器功耗较大，因为采用了高频时钟和较多的D型触发器。

发明内容

本发明的目的在于提供一种功耗小、数据误码率低的用于IO接口的低频多相位差分时钟树型高速低功耗串行器。

本发明提供的高速低功耗串行器，采用低频多相位差分时钟树型结构，将低速并行数据转换成高速串行数据。其由采样电路、门级逻辑电路和缓冲器构成；其中，采样电路采用D型上升沿触发器实现；门级逻辑电路采用与非门、或非门实现；缓冲器采用两级反相器串联实现。参见图5所示。

设时钟CLK₁~CLK₄和CLK_1B~CLK_4B为外部锁相环产生的低频多相位差分时钟；D7~D0为低速并行输入数据，OUT为高速串行输出数据；串行器的电路连接关系如下：并行数据D7~D0分别接在D型触发器1~8的输入端D，时钟CLK_4B接在D型触发器1~4的输入端CK，时钟CLK₂接在D型触发器5~8的输入端CK；D型触发器1~8的输出端Q分别接在与非门9~16的输入端a；时钟CLK₁和CLK_2B分别接在与非门9的输入端b和c，时钟CLK₂和CLK_3B分别接在与非门10的输入端b和c，时钟CLK₃和CLK_4B分别接在与非门11的输入端b和c，时钟CLK₄和CLK₁分别接在与非门12的输入端b和c，时钟CLK_1B和CLK₂分别接在与非门13的输入端b和c，时钟CLK_2B和CLK₃分别接在与非门14的输入端b和c，时钟CLK_3B和CLK₄分别接在与非门15的输入端b和c，时钟CLK_4B和CLK_1B分别接在与非门16的输入端b和c；与非门9和10的输出端o分别接在与非门17的输入端a和b，与非门11和12的输出端o分别接在与非门18的输入端a和b，与非门13和14的输出端o分别接在与非门19的输入端a和b，与非门15和16的输出端o分别接在与非门20的输入端a和b；与非门17和18的输出端o分别接在或非门22的输入端a和b，与非门19和20的输出端o分别接在或非门23的输入端a和b；或非门22和23的输出端o分别接在与非门21的输入端a和b；与非门21的输出端o接在缓冲器24的输入端，缓冲器24的输出端为高速串行数据OUT。

本发明采用的时钟为外部锁相环提供的低频多相位差分时钟，而传统串行器采用高频时钟并逐级分频。根据动态功耗公式，本发明设计的高速串行器的时钟功耗低于传统高速串行器的时钟功耗。

本发明采用的采样电路中，时钟CLK_4B上升沿触发采样高四位并行数据D7~D4，时钟CLK₂上升沿触发采样低四位并行数据D3~D0。该采样电路为门级逻辑电路将并行数据依次锁存为串行数据提供至少一个比特宽度的裕量，从而减小串行输出的数据误码率。