[发明专利]高速数据录取存储与回放系统

权利要求书

1.高速数据录取存储与回放系统，其特征在于：该系统包括高速模数转换模块(I)，数字信号处理模块(II)，海量数据存储模块(III)，高速数模转换模块(IV)以及电源管理和时钟管理模块(V)；高速模数转换模块(I)将接收到的外部模拟信号进行模数转换输出I路和Q路两路数字信号，转换后的数字信号通过数字信号处理模块(II)存储到海量数据存储模块(III)，数字信号处理模块(II)再将存储在海量数据存储模块(III)中的数字信号数据按照信号特点输出到高速数模转换模块(IV)，进行数模转换并输出回放后的模拟信号，电源管理和时钟管理模块(V)分别对以上四个模块供电和提供时钟信号。

2.根据权利要求1所述的高速数据录取存储与回放系统，其特征在于：所述高速模数转换模块(I)，包括模拟信号输入模块，ADC模块；用于接收模拟信号的模拟信号输入模块与ADC模块相连；模拟信号输入模块将输入的单端模拟信号转换为差分模拟信号发送给ADC模块，ADC模块将外部模拟信号转换成I路和Q路两路数字信号接数字信号处理模块(II)。

3.根据权利要求1所述的高速数据录取存储与回放系统，其特征在于：所述数字信号处理模块(II)，包括PROM配置模块，FPGA模块；FPGA模块与PROM配置模块相连，高速模数转换模块(I)中的ADC模块与FPGA模块相连，PROM配置模块用于存储FPGA模块逻辑的固化硬件程序，FPGA模块在上电时从其中读取数据进行配置。

4.根据权利要求1所述的高速数据录取存储与回放系统，其特征在于：所述海量数据存储模块(III)，包括由多个Flash芯片组成的Flash阵列，Flash阵列与FPGA模块总线相连进行数据的写入和读取操作，Flash阵列存储高速模数转换模块(I)中的ADC模块输出的I路和Q路两路数字信号，在掉电重新上电后无需再次重复进行A/D转换。

5.根据权利要求1所述的高速数据录取存储与回放系统，其特征在于：所述高速数模转换模块(IV)，包括DAC模块，IQ正交调制模块；DAC模块与IQ正交调制模块相连，数字信号处理模块(II)中的FPGA模块与DAC模块相连，DAC模块将数字信号处理模块(II)中的FPGA模块从海量数据存储模块(III)中读出的数字信号转换成I路和Q路两路模拟信号，IQ正交调制模块将DAC模块输出的I路和Q路两路模拟信号进行正交调制后输出，模拟真实的雷达信号。

6.根据权利要求1所述的高速数据录取存储与回放系统，其特征在于：所述电源管理和时钟管理模块(V)，包括电源管理模块，时钟管理模块；电源管理模块负责分配电源，电源去耦以及为整个系统进行供电；时钟管理模块为FPGA模块的主时钟和配置时钟，ADC模块和DAC模块的主时钟，IQ正交调制模块的调制频率提供时钟信号。