[发明专利]一种垂直环栅隧穿晶体管及其制备方法

说明书

技术领域

本发明属于CMOS超大集成电路(ULSI)中的场效应晶体管逻辑器件与电路领域，具体涉及一种结合垂直沟道、异类杂质分凝和肖特基势垒源/漏结构的环栅晶体管及其制备方法。

背景技术

在摩尔定律的驱动下，传统MOSFET的特征尺寸不断缩小，如今已经到进入纳米尺度，随之而来，器件的短沟道效应等负面影响也愈加严重。漏致势垒降低、带带隧穿等效应使得器件关态漏泄电流不断增大。在对新型器件结构的研究中，源漏掺杂环栅(Gate All Around transistor，GAA)结构是目前最受关注的一种。GAA器件具有更好的栅控特性，可以满足最尖锐的特性需求，从而适应器件尺寸缩小的需求，提高集成度。器件由于环形栅结构和纳米线沟道的特点，表现出很好的抑制短沟道效应性能。在制成水平沟道GAA器件的同时，可以注意到纳米线(NW)的排列方式决定了GAA结构存在应用垂直沟道的可能，目前已有关于掺杂源漏垂直沟道GAA器件的实验报道，相较水平沟道GAA器件，垂直沟道GAA器件的优势突出在两点：(1)可实现更高的集成度，(2)垂直沟道GAA的栅长不再由光刻能力决定，而是由栅材料的纵向厚度决定，这就可能突破集成加工的光刻极限。需要指出的是，此时单个垂直沟道GAA在栅长和栅宽(即纳米线的周长)两个维度都进入纳米尺度，而两个维度上都可以突破纳米加工的光刻极限。因此，垂直沟道GAA相较水平沟道GAA更具研发价值，也更富挑战性。

需要指出的是，垂直沟道的GAA结构具有良好的栅控能力，同样也面对着源漏设计的问题。对于传统的MOS场效应晶体管，为了抑制短沟道效应，必须采用超浅结和陡变掺杂的源/漏区，因而对热预算的要求极为苛刻。此外，纳米线的引入，使得GAA源漏设计较平面器件和多栅器件更为复杂。而High-K栅介质(介电常数K>3.9)与金属栅组合(HKMG)的热稳定问题，以及此后可能应用的SiGe、Ge和其他宽禁带材料对源漏设计同样存在热预算的需求。

发明内容

本发明的目的是提供一种结合垂直沟道、异类杂质分凝和肖特基势垒源/漏结构的环栅场效应晶体管及其制备方法。在保持了传统GAA各种优点的条件下，该结构利用肖特基势垒源/漏结构降低了热预算、减小了漏电流、简化了工艺要求，利用异类杂质分凝形成了陡变隧穿、获得了最小的亚阈值斜率，并利用垂直沟道、环形栅结构突破了集成加工光刻极限限制，提高了集成度。

本发明提供的技术方案如下：

一种结合垂直沟道、异类杂质分凝和肖特基势垒源/漏结构的环栅场效应晶体管，包括一个垂直方向的环状半导体沟道4，一个环状栅电极6，一个环状栅介质层5，一个源区2，一个杂质分凝区7，一个漏区3，一个杂质分凝区8，一个半导体衬底1；其中，源区2位于垂直沟道4的底部，与衬底1相接，杂质分凝区7介于源区2与垂直沟道4之间；漏区3位于垂直沟道4的顶部，杂质分凝区8介于漏区3与垂直沟道4之间；栅介质层5和栅电极6呈环状围绕住垂直沟道4；源区2和漏区3分别与沟道4形成肖特基接触；所述杂质分凝区7和杂质分凝区8的杂质选自异类材质，即：杂质分凝区7的杂质选自于p型材料时，杂质分凝区8的杂质选自于n型材料；杂质分凝区7的杂质选自于n型材料时，杂质分凝区8的杂质选自于p型材料。

所述源区和漏区可为任何导电性良好的金属或金属与衬底材料形成的化合物，且所述源漏区金属为同一种金属。

所述源端和漏端杂质分凝区为异类(n或p型)杂质高掺杂(有效掺杂浓度>10¹⁹cm^-3)分凝区域。

本发明所述场效应晶体管的制备方法，包括以下步骤：

(1)在半导体衬底上通过半导体线条应力限制氢化或氧化工艺获取垂直纳米线；

(2)在衬底与纳米线表面沉积双层介质并光刻加工窗口；

(3)湿法腐蚀暴露源端纳米线，进行高掺杂杂质(如n型)注入，淀积金属并实施金属和硅固相反应(Solid Phase Reaction，SPR)形成杂质分凝区和埋源区；

(4)高密度等离子体(HDP)淀积回刻介质至填满为源区固相反应(SPR)打开的加工窗口，选择性腐蚀纳米线上介质层后淀积HKMG(High-K栅介质与金属栅组合)层，并形成栅极引线；

(5)沉积介质至将栅电极覆盖，此时沉积的介质厚度对应于MOS晶体管器件的设计栅长；

(6)选择性腐蚀High-K栅介质及栅电极层至漏极纳米线漏出；