[发明专利]半导体装置

说明书

本申请享受以日本专利申请2014－52702号(申请日：2014年3月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式一般涉及半导体装置。

背景技术

有在IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极晶体管)和FWD(Free Wheeling Diode，续流二极管)中共用p型半导体区域及n型半导体区域的半导体装置。p型半导体区域对IGBT而言为p型基底(base)区域，对FWD而言为p型阳极区域。n型半导体区域对IGBT及FWD而言为n型基底区域。

但是，在使p型半导体区域的杂质浓度与IGBT的p型基底区域的杂质浓度一致的情况下，对FWD而言，有来自阳极侧的空穴注入过多，FWD的恢复时间变长的情况。并且，若配置FWD的n型阴极区域，则IGBT中，来自p型集电极区域的空穴注入降低时容易产生负阻。由此，会带来如下等的影响，即：产生导通电压变高、以及将多个芯片并联时芯片间的平衡丧失而破坏等问题。

发明内容

本发明的实施方式提供一种抑制负阻的半导体装置。

实施方式的半导体装置，具备：第1电极；第2电极；在上述第1电极与上述第2电极之间设置的第1导电型的第1半导体区域；在上述第1电极与上述第1半导体区域之间设置的第2导电型的第2半导体区域；设置在上述第1电极与上述第2半导体区域之间、在与从上述第1电极朝向上述第2电极的第1方向交叉的第2方向上排列的第2导电型的第3半导体区域以及第1导电型的第4半导体区域；位于上述第3半导体区域与上述第2电极之间、设置在上述第1半导体区域与上述第2电极之间的第2导电型的第5半导体区域；位于上述第4半导体区域与上述第2电极之间、设置在上述第1半导体区域与上述第2电极之间的第2导电型的第6半导体区域；设置在上述第5半导体区域与上述第2电极之间的第1导电型的第7半导体区域；以及隔着第1绝缘膜而与上述第7半导体区域、上述第5半导体区域以及上述第1半导体区域相接的第3电极。

附图说明

图1(a)是表示第1实施方式的半导体装置的示意剖面图，图1(b)是表示第1实施方式的半导体装置的示意平面图。

图2是表示参考例的半导体装置的动作的一例的示意剖面图。

图3(a)及图3(b)是表示第1实施方式的半导体装置的动作的一例的示意剖面图。

图4是表示第1实施方式的半导体装置的动作的一例的示意剖面图。

图5是表示第2实施方式的半导体装置的示意剖面图。

图6是表示第3实施方式的半导体装置的示意剖面图。

图7(a)是表示第4实施方式的第1例的半导体装置的示意剖面图，图7(b)是表示第4实施方式的第2例的半导体装置的示意剖面图。

图8(a)～图8(c)是表示第4实施方式的半导体装置的示意平面图。

具体实施方式

以下，参照附图，对实施方式进行说明。在以下的说明中，对同一部件赋予同一附图标记，对一度说明过的部件适当将其说明省略。此外，实施方式中，若无特别声明，表示n型杂质元素的浓度按n⁺型、n型、n^－型的顺序变低。此外，p型杂质元素的浓度按p⁺型、p型的顺序变低。

(第1实施方式)

图1(a)是表示第1实施方式的半导体装置的示意剖面图，图1(b)是表示第1实施方式的半导体装置的示意平面图。

图1(a)中，示出了沿图1(a)的A－A’线的位置上的剖面。

半导体装置1具备配置了IGBT(Insulated Gate Bipolar Transistor)的IGBT区域100和配置了FWD(Free Wheeling Diode)的FWD区域101。半导体装置1具备上下电极构造的IGBT以及FWD。

半导体装置1具备电极10(第1电极)和电极11(第2电极)。在IGBT区域100中，电极10是集电极电极，电极11是发射极电极。在FWD区域101中，电极10是阴极电极，电极11是阳极电极。

在第1电极10与第2电极11之间，设有n^－型的基底区域20。在电极10与基底区域20之间，设有n型的缓冲区域21。缓冲区域21的杂质浓度比基底区域20的杂质浓度高。另外，将基底区域20和缓冲区域21一起作为第1半导体区域。在电极10和缓冲区域21之间，设有p型的遮蔽(shield)区域22(第2半导体区域)。