[发明专利]配置数据的处理装置及方法

权利要求书

1.一种处理装置，用以提供配置数据给微处理器，该处理装置包括：

保险丝阵列，设置在晶粒上，并根据该配置数据而被编程，该保险丝阵列包括多个第一半导体保险丝，用以存储压缩的快取校正数据；

快取存储器，设置在该晶粒上；以及

至少一内核，设置在该晶粒上，其中该至少一内核耦接该保险丝阵列及该快取存储器，并在启动/重置操作下，存取该保险丝阵列，用以解压缩该压缩的快取校正数据，并发布解压缩的快取校正数据，用以初始化该快取存储器，

其中该保险丝阵列还包括：多个第二半导体保险丝，用以存储一压缩的保险丝校正数据，该压缩的保险丝校正数据表示所述第一半导体保险丝中所对应的需改变状态的至少一保险丝的地址及值，

其中该至少一内核还包括：快取保险丝解压缩器，根据该地址及该值改变该至少一保险丝的状态，用以解压缩该压缩的快取校正数据，并发布该解压缩的快取校正数据，用以初始化该快取存储器。

2.如权利要求1所述的处理装置，其中在启动/重置操作下，该至少一内核藉由执行微码，解压缩该压缩的快取校正数据。

3.如权利要求1所述的处理装置，其中该保险丝阵列还包括多个第三半导体保险丝，所述第三半导体保险丝表示该快取存储器内的至少一次单元的地址，在正常操作下，该次单元不会被使用。

4.如权利要求3所述的处理装置，其中所述保险丝阵列还包括多个第四半导体保险丝，所述第四半导体保险丝表示该快取存储器内的至少一替换次单元的地址，在正常操作下，该替换次单元不会取代该次单元。

5.如权利要求4所述的处理装置，其中该次单元的地址包括该快取存储器的多个行以及该替换次单元的地址包括该快取存储器的多个冗余行。

6.如权利要求4所述的处理装置，其中该次单元的地址包括该快取存储器的多个列以及该替换次单元的地址包括该快取存储器的多个冗余列。

7.如权利要求1所述的处理装置，其中该至少一内核包括一x86相容的单核或多内核微处理器。

8.如权利要求1所述的处理装置，其中在启动/重置操作下，该快取保险丝解压缩器藉由执行微码，解压缩该压缩的快取校正数据。

9.一种处理方法，用以提供配置数据给一微处理器，包括：

设置保险丝阵列在晶粒上，该保险丝阵列包括多个第一半导体保险丝，且存储压缩的快取校正数据在所述第一半导体保险丝中；以及

存储保险丝校正数据在该保险丝阵列的多个第二半导体保险丝中，其中该保险丝校正数据表示所述第一半导体保险丝中所对应的需改变状态的至少一保险丝的地址及值；

设置快取存储器在该晶粒上；

设置至少一内核在该晶粒上，其中该至少一内核耦接该保险丝阵列及该快取存储器；以及

在启动/重置操作下，通过该至少一内核存取该保险丝阵列，解压缩该压缩的快取校正数据，并发布解压缩的快取校正数据，用以初始化该快取存储器，

其中，通过该至少一内核的快取保险丝解压缩器，并根据该地址及该值改变该至少一保险丝的状态，用以解压缩该压缩的快取校正数据，并发布该解压缩的快取校正数据，用以初始化该快取存储器。

10.如权利要求9所述的处理方法，其中在启动/重置操作下，该至少一内核藉由执行微码，解压缩该压缩的快取校正数据。

11.如权利要求9所述的处理方法，其中该保险丝阵列还包括多个第三半导体保险丝，所述第三半导体保险丝表示该快取存储器内的至少一次单元的地址，在正常操作下，该次单元不会被使用。

12.如权利要求11所述的处理方法，其中所述保险丝阵列还包括多个第四半导体保险丝，所述第四半导体保险丝表示该快取存储器内的至少一替换次单元的地址，在正常操作下，该替换次单元不会取代该次单元。

13.如权利要求12所述的处理方法，其中该次单元的地址包括该快取存储器的多个行以及该替换次单元的地址包括该快取存储器的多个冗余行。

14.如权利要求12所述的处理方法，其中该次单元的地址包括该快取存储器的多个列以及该替换次单元的地址包括该快取存储器的多个冗余列。

15.如权利要求9所述的处理方法，其中该至少一内核包括一x86相容的单核或多内核微处理器。