[发明专利]用于可配置数学硬件加速器的微处理器集成配置控制器

说明书

技术领域

本发明涉及一种微处理器电路，所述微处理器电路包括软件可编程微处理器核心和可经由数据存储器总线访问的数据存储器。所述数据存储器包括根据多个可配置数学硬件加速器的各自预定数据结构规格结构化的多组配置数据。所述数据存储器还包括用于所述多个可配置数学硬件加速器的各自输入数据组，其中所述可配置数学硬件加速器中的每个被配置来根据接收的寄存器级配置数据组将预定信号处理函数应用至输入数据组。配置控制器经由数据存储器总线而耦合至所述数据存储器且耦合至所述多个可配置数学硬件加速器。所述配置控制器被配置来通过数据存储器总线从数据存储器的预定地址空间获取每个数学硬件加速器的配置数据组，且根据各自预定数据结构规格将所述多组配置数据转译成所述多个可配置数学硬件加速器的各自的寄存器级配置数据组。所述配置控制器还被配置来将每组寄存器级配置数据传输至对应可配置数学硬件加速器且将每组寄存器级配置数据写至对应可配置数学硬件加速器的一个或多个配置寄存器。

背景技术

本发明涉及一种经由配置控制器和包括所述配置控制器的对应微处理器电路配置集成微处理器电路的多个可配置数学硬件加速器的方法。所述配置控制器可操作为数字信号处理器(DSP)核心或微处理器核心与多个可配置数学硬件加速器之间的接口。后者加速器或计算单元是专用数学硬件计算单元，其被配置来计算涉及算法或数学计算的某些类型的信号处理函数。所述数学计算通常与先进数字信号处理算法的复杂数值计算相关。示范性信号处理函数包括FFT、iFFT、向量^*矩阵乘法、FIR/IIR滤波器乘法、对数、平方根等等。现有数学硬件加速器常常通过映射至微处理器电路的主数据存储器中的存储器而与微处理器核心介接或是或者介接至所述微处理器电路的一个或多个I/O端口。对于大量微处理器电路和相关系统而言，由于维持映射的存储器或I/O端口模型的计算开销，用于数学硬件加速器的这些先前技术接口方法并不是令人满意的解决方案。这个计算开销和功率开销通过持续更新(多个)数学硬件加速器的各自配置寄存器的内容而损及DSP或微处理器核心。另一方面，亟为希望经由许多可编程参数和对应配置寄存器而为每个数学硬件加速器提供相对灵活的结构或拓扑，使得可为特定类型的信号处理应用的需求而调整功能。为特定应用调整数学硬件加速器的功能的能力允许在宽广范围应用上使用或再使用数学硬件加速器，使得可服务于基于多元化客户的个别要求。

美国6,256,724 B1公开了一种具有DSP核心和可再配置硬件协处理器的微处理器。可再配置硬件协处理器可适于基于比如乘法器和加法器的一组功能单元计算各种数学函数。DSP核心将可再配置硬件协处理器要使用的数据和系数分别加载至数据存储器和系数存储器中。这种数据加载可直接由DSP核心进行或经由DMA电路的控制而间接进行。数据存储器和系数存储器耦合至由DSP核心和硬件协处理器使用的公共数据总线。DSP核心经由至硬件协处理器的命令存储器的命令而将关于期望信号处理算法的选择的命令发送至硬件协处理器。

Issam MAALEJ等人的ISCAS论文“INTERFACE DESIGN APPROACH FOR SYSTEM ON CHIP BASED ON CONFIGURATION”。这个论文公开了一种RISC处理器与安装在SOC芯片上的硬件加速器之间的通信接口。硬件加速器可适于DCT、FIR等计算。通信接口从RISC核心读取要由硬件加速器处理的所有数据。所述数据在后者通过由通信接口发出的开始命令而就绪时被写至选定硬件加速器。通信接口在就绪时读取硬件加速器计算的结果且将所述结果写至RISC核心。

美国2005/0027965 A1公开了一种具有CPU、浮点单元(FPU)和字节码加速器(BCA)的微处理器。所述BCA将由JAVA产生的中间字节码转译成微处理器和FPU的固有格式。

发明内容

本发明的第一个方面涉及一种微处理器电路，其包括软件可编程微处理器核心和可经由数据存储器总线访问的数据存储器。数据存储器包括或存储根据多个可配置数学硬件加速器的各自预定数据结构规格加以结构化的多组配置数据。数据存储器还包括多个可配置数学硬件加速器的各自输入数据组，且所述可配置数学硬件加速器中的每个被配置来根据接收的寄存器级配置数据组将预定信号处理函数应用至所述输入数据组。配置控制器经由数据存储器总线耦合至数据存储器且例如通过单独控制总线耦合至多个可配置数学硬件加速器。配置控制器被配置来：

通过数据存储器总线从数据存储器的预定地址空间获取每个数学硬件加速器的配置数据组，