[发明专利]三维存储器及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种高密度三维存储器及其制造方法。

背景技术

为了改善存储器件的密度，业界已经广泛致力于研发减小二维布置的存储器单元的尺寸的方法。随着二维(2D)存储器件的存储器单元尺寸持续缩减，信号冲突和干扰会显著增大，以至于难以执行多电平单元(MLC)操作。为了克服2D存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

业界目前一种常用的3D存储器件结构是太比特单元阵列晶体管(TCAT)。具体地，可以首先在衬底上沉积多层叠层结构(例如氧化物和氮化物交替的多个ONO结构)；通过各向异性的刻蚀工艺对衬底上多层叠层结构刻蚀而形成沿着存储器单元字线(WL)延伸方向分布、垂直于衬底表面的多个沟道通孔(可直达衬底表面或者具有一定过刻蚀)；在沟道通孔中沉积多晶硅等材料形成柱状沟道；沿着WL方向刻蚀多层叠层结构形成直达衬底的沟槽，露出包围在柱状沟道周围的多层叠层；针对叠层中相邻层之间的刻蚀选择性，选择刻蚀选择比较高的腐蚀液湿法去除叠层中的第二类型材料，在柱状沟道周围留下横向分布的第一类型材料构成的突起结构；在沟槽中突起结构的侧壁沉积高k介质材料的栅极介质层以及金属材质的栅极导电层构成的栅极堆叠；刻蚀叠层结构形成源漏接触并完成后端制造工艺。此时，叠层结构在柱状沟道侧壁留下的一部分突起形成了栅电极之间的隔离层，而留下的栅极堆叠夹设在多个隔离层之间作为控制电极。当向栅极施加电压时，栅极的边缘电场会使得例如多晶硅材料的柱状沟道侧壁上感应形成源漏区，由此构成多个串并联的闪存单元构成的门阵列而记录所存储的逻辑状态。其中，为了将单元区多个串并联 MOSFET信号引出，在柱状沟道顶部沉积填充多晶硅材料形成漏区，并形成与漏区电连接的金属接触塞以进一步电连接至上方的位线(bit-line，BL)。此外，在多个垂直柱状沟道之间衬底中形成带有金属硅化物接触的共用源区。在单元导通状态下，电流从共用源区流向周围的垂直沟道区，并在控制栅极(与字线WL相连)施加的控制电压作用下向上穿过垂直沟道中感应生成的多个源漏区，通过沟道顶部的漏区而进一步流向上方的位线。

该TCAT器件结构具有体擦除(改变控制栅极可以引起感应源漏区以及浮栅极中电势变化，能整体擦除)、金属栅极(能较方便通过控制金属材料控制功函数从而调节晶体管阈值)等诸多优点。但是另一方面，由于除了顶部的选择晶体管(USG，位于存储晶体管单元串上方)之外，其余栅极与字线(WL)连接都是通过刻蚀孔进行共享链接，并且采用后栅工艺刻蚀去除伪栅极形成栅极开口并沉积金属栅极，这种极高深宽比(AR例如通常大于40:1乃至100:1)的深接触孔以及栅极开口将由于沉积多层薄膜而使得宽度增大，进而使得TCAT的存储单元密度无法有效进一步减小。同时，深槽的刻蚀和深孔沟道的刻蚀都是对多层堆栈的刻蚀，工艺复杂度很高，深孔和深槽的形状差异使得刻蚀的工艺也要有所变化。