[发明专利]多通道RRU时延控制方法及其装置在审
申请号: | 201410407290.1 | 申请日: | 2014-08-18 |
公开(公告)号: | CN104185193A | 公开(公告)日: | 2014-12-03 |
发明(设计)人: | 帅福利 | 申请(专利权)人: | 京信通信系统(中国)有限公司 |
主分类号: | H04W24/00 | 分类号: | H04W24/00;H04B10/2575 |
代理公司: | 北京市立方律师事务所 11330 | 代理人: | 刘延喜;王增鑫 |
地址: | 510663 广*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 通道 rru 控制 方法 及其 装置 | ||
1.一种多通道RRU时延控制方法,其特征在于,所述方法包括:
接收与其多路光纤连接的BBU发送的光纤时延消息和空口数据提前量消息;
判断连接的光纤状态;
若所述光纤状态均正常,则根据所接收的光纤时延消息、空口数据提前量消息及自身测量数据对存储在第一缓存区的空口数据进行配置以校准所述空口数据经过所述光纤时引入的时延;
当第一缓存区中的空口数据对齐后,将所述空口数据传输至多个第二缓存区;
配置存储在所述第二缓存区的空口数据以校准所述空口数据从第一缓存区传输至第二缓存区时引入的时延;
当第二缓存区中的空口数据对齐后,发送所述空口数据至天线。
2.根据权利要求1所述的方法,其特征在于,通过天线发送所述空口数据步骤之后包括:
通过反馈通道将采集的空口数据反馈给BBU;
接收BBU根据所述空口数据计算所得的天线校准时延并利用该校准时延校准多个第二缓存区内存储的空口数据。
3.根据权利要求1或2所述的方法,其特征在于,所述校准所述空口数据经过所述光纤时引入的时延步骤之后包括:
判断所述第一缓存区的空口数据的数据帧头是否对齐;
若不对齐,则等待下一个校准周期进行校准直至对齐为止。
4.根据权利要求3所述的方法,其特征在于,所述校准所述空口数据从第一缓存区传输至第二缓存区时引入的时延步骤之后包括:
判断所述多个第二缓存区的空口数据的数据帧头是否对齐;
若不对齐,则等待下一个校准周期进行校准直至对齐为止。
5.根据权利要求1所述的方法,其特征在于,所述判断连接的光纤状态步骤之后包括:
若仅一路光纤状态正常,则直接传输所述空口数据至多个第二缓存区。
6.一种多通道RRU时延控制装置,其特征在于,所述装置包括协议功能模块和处理功能模块;
所述协议功能模块包括:
第一接收单元,用于接收与所述协议功能模块多路光纤连接的BBU发送的光纤时延消息和空口数据提前量消息;
第一判断单元,用于判断所述多路光纤的状态;
第一校准单元,用于当所述第一判断单元判断所述光纤状态均正常时,根据第一接收单元所接收的光纤时延消息、空口数据提前量消息及协议功能模块的自身测量数据对存储在第一缓存区的空口数据进行配置以校准所述空口数据经过所述光纤时引入的时延;
传输单元,用于当所述第一校准单元使第一缓存区中的空口数据对齐后,将所述空口数据传输至多个第二缓存区;
所述处理功能模块包括:
第二校准单元,用于所述传输单元将所述空口数据传输至多个第二缓存区后,配置存储在所述第二缓存区的空口数据以校准所述空口数据从第一缓存区传输至第二缓存区时引入的时延;
发送单元,用于当所述第二校准单元校准所述引入时延后,且分别存储于多个第二缓存区的空口数据对齐后,发送所述空口数据至天线。
7.根据权利要求6所述的装置,其特征在于,所述装置包括反馈校准模块;
所述反馈校准模块包括:
反馈单元,用于当所述发送单元将空口数据发送至天线后,通过反馈通道将采集的空口数据反馈给BBU;
第三校准单元,用于接收BBU根据所述空口数据计算所得的天线校准时延并利用该校准时延校准多个第二缓存区内存储的空口数据。
8.根据权利要求6或7所述的装置,其特征在于,所述协议功能模块包括:
第二判断单元,用于在所述第一校准单元校准空口数据经过所述光纤时引入的时延后,判断所述第一缓存区的空口数据的数据帧头是否对齐;
第一循环单元,用于当所述第二判断单元判断第一缓存区的空口数据的数据帧头不对齐时,等待所述第一校准单元下一个校准周期进行校准直至对齐为止。
9.根据权利要求8所述的装置,其特征在于,所述处理功能模块包括:
第三判断单元,用于在所述第二校准单元校准所述空口数据从第一缓存区传输至第二缓存区时引入的时延后,判断所述多个第二缓存区的空口数据的数据帧头是否对齐;
第二循环单元,用于当所述第三判断单元判断所述多个第二缓存区的空口数据的数据帧头不对齐时,等待所述第二校准单元下一个校准周期进行校准直至对齐为止。
10.根据权利要求6所述的装置,其特征在于,所述协议功能模块由1块FPGA实现其功能,所述FPGA内部设置第一缓存区;
所述处理功能模块由4块FPGA实现其功能,每一块FPGA内部设置一第二缓存区。
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