[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体技术领域，具体地涉及包括金属栅和高k栅介质的半导体器件及其制造方法。

背景技术

为了应对半导体器件的不断小型化所带来的挑战，已经提出了多种高性能器件，特别是在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOIMOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。

但是，随着器件的不断小型化，FINFET的制造也面临更多挑战。例如，在后栅工艺(gate-last)中，通常是先在鳍片上形成假栅极堆叠，并沉积层间介质层(ILD)以覆盖假栅极堆叠，去除假栅极堆叠之后，形成露出鳍片顶部的栅极沟槽，在栅极沟槽中依次沉积界面层、高K栅介质层和金属栅导电层。通常，高k栅介质层的沉积工艺为HDPCVD、MBE、ALD等台阶覆盖性较好的沉积工艺，以便防止在沟槽顶部过早聚集而在沟槽中部留下空隙，影响后续金属栅极填充率。然而，受制于传统的沉积工艺限制，特别是在亚20nm技术中，这种台阶覆盖性较好的共形沉积工艺将使得高k栅介质层近似均匀地沉积在栅极沟槽底部以及侧壁，也即侧壁厚度与底部厚度接近或者两者差别小于10％。因此，形成的高k栅介质层不仅具有水平的第一部分而且还具有垂直的第二部分，完全包裹了后续沉积的金属栅导电层。

在特征尺寸大于20nm时，金属栅导电层的宽度可以通过合理调整高k栅介质层侧壁厚度来达到所需数值。然而，在20nm以下，由于高k栅介质层自身沉积工艺限制，侧壁厚度减小存在瓶颈，因此栅极沟槽中能够利用于金属栅导电层的有效宽度大大下降，使得器件整体占地面积(footprint)难以有效地等比例缩减，并且缩窄的金属栅极线宽可能会导致侧向断裂等可靠性问题，从而降低了器件的整体性能。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种能够有效减小器件面积、提高器件可靠性的新型半导体器件及其制造方法。

为此，本发明提供了一种半导体器件制造方法，包括：在半导体衬底之上形成鳍片；在鳍片顶部形成界面氧化物层；在界面氧化物层上形成高K栅介质层，具有水平的第一部分以及垂直的第二部分；在高K栅介质层上形成金属栅层；选择性刻蚀高K栅介质层，去除高K栅介质层的垂直的第二部分，仅保留水平的第一部分。

其中，形成鳍片的步骤进一步包括：在半导体衬底上形成掩模图案，以掩模图案为掩模，刻蚀半导体衬底形成沿第一方向延伸的多个鳍片；或者在半导体衬底上选择性外延形成沿第一方向延伸的多个垂直的鳍片。

其中，形成鳍片之后进一步包括，在鳍片两侧形成隔离层。

其中，形成隔离层的步骤进一步包括：沉积绝缘层，绝缘层在鳍片顶部厚度远小于鳍片之间的开口内的厚度；选择性刻蚀绝缘层，去除鳍片顶部上的部分绝缘层并且同时减小鳍片之间的开口内的部分绝缘层厚度。

其中，形成界面氧化物层步骤之前进一步包括：在鳍片上形成沿第二方向延伸的牺牲介质层和牺牲导体层；在牺牲导体层沿第一方向的两侧形成栅极侧墙。

其中，以栅极侧墙为掩模，在鳍片沿第一方向的两侧中形成源漏区。

其中，形成界面氧化物层的步骤进一步包括：在鳍片上形成层间介质层；刻蚀去除牺牲介质层和牺牲导体层，在层间介质层中留下暴露鳍片顶部的栅极开口；在栅极开口中氧化形成界面氧化物层，具有水平的第一部分以及垂直的第二部分。

其中，高K栅介质层和/或金属栅层与界面氧化物层共形。

其中，采用离子注入调整金属栅层的功函数。

其中，形成金属栅层之前还包括，对高K栅介质层进行退火。

其中，选择性刻蚀高K栅介质层之后进一步包括选择性刻蚀界面氧化物层，仅保留界面氧化物层的水平的第一部分。

其中，选择性刻蚀高K栅介质层之后进一步包括，在水平的高K栅介质层的两侧形成应力衬层。