[发明专利]一种小数分频器

说明书

技术领域

本发明涉及集成电路领域，特别是涉及一种小数分频器。

背景技术

在无线射频通信领域，锁相环(Phase Lock Loop，PLL)是无线收发芯片中必不可少的组成部分。锁相环能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的范围内。目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。

传统的基于模拟电路的小数锁相环设计，以其更高的更好噪声性能、更快的锁定时间等优点，成为模拟锁相环的主流。但传统的模拟小数锁相环使用基于Δ-Σ调制器的小数分频器，Δ-Σ调制器带来的量化噪声极大地限制了模拟小数锁相环的性能提升。如何消除量化噪声或者寻求其他小数分频器架构，成为一大技术难题。

随着电路集成度的一步步提升，基于模拟电路的锁相环设计遇到越来越大的困难和挑战，而基于数字电路的全数字锁相环则以其低功耗、低面积、设计可重用性强等优点，得到越来越大的发展和应用。传统的数字锁相环均是基于时间数字转换器(Time to Digital Converter，TDC)，该模块能够精确量化相位差并将其转化为数字信号，但因其工作在射频频段，高精度的TDC设计，成为一大难点，给基于TDC的全数字锁相环设计带来极大的困难。而另一种全数字锁相环架构——开关型锁相环(bang-bang锁相环)，设计简单，其低功耗、低噪声都极具吸引力，但该架构局限于整数锁相环的应用。

合适的小数分频器的应用将使得bang-bang锁相环取代基于TDC的锁相环成为可能。因此，小数分频器的设计成为当前锁相环设计——不论是模拟锁相环还是数字锁相环——中的重点和难点，如何通过设计出一种适用于锁相环环路的小数分频器以提高锁相环的性能，已成为本领域技术人员亟待解决的问题之一。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种小数分频器，用于解决现有技术中锁相环设计复杂、功耗高、精度低、噪声高、兼容性差等问题。

为实现上述目的及其他相关目的，本发明提供一种小数分频器，所述小数分频器至少包括：

控制器、相位内插器、缓冲器、整数分频器；

所述控制器用于产生控制所述相位内插器的控制信号；

所述相位内插器连接于所述控制器，用于对输入信号插入相位，完成所述小数分频器小数部分的分频；

所述缓冲器连接于所述相位内插器，用于对所述相位内插器的输出信号进行缓冲及整形；

所述整数分频器连接于所述缓冲器，用于对所述缓冲器的输出信号进行整数分频，完成所述小数分频器整数部分的分频。

优选地，所述控制器包括累加器及连接于所述累加器的分配器，所述累加器对小数分频比控制信号进行累加，产生需要相移的相位代码并输出给所述分配器，所述分配器根据所述相位代码及所述小数分频比控制信号的最高2位信号进行相位分配，产生控制所述相位内插器移动象限的第一控制信号以及控制所述相位内插器移动相位的第二控制信号以及第三控制信号。

更优选地，所述累加器的小数分频比控制信号为7位的数字信号。

更优选地，所述第一控制信号为象限控制信号，所述第二控制信号为第一权重控制信号，所述第三控制信号为第二权重控制信号。

更优选地，所述分配器包括分配模块及连接于所述分配模块的解码模块。

更优选地，所述累加器及所述分配器的驱动时钟信号连接于所述整数分频器。

更优选地，所述分配器的时钟频率比所述累加器的时钟频率至少高4倍。

优选地，所述相位内插器的电路结构为类电流模式逻辑电路，包括2个负载，连接于所述2个负载的4组差分对，连接于各组差分对的开关以及由多个子电流源并联组成的尾电流源，通过对各开关管的控制选定相位移动的象限，通过对所述尾电流源的调节来实现在选定象限内进行相位移动，以此实现小数部分的分频。

优选地，所述相位内插器还连接4相位输入信号，所述4相位输入信号由锁相环环路中的压控振荡器输出信号经分频器后产生。

优选地，所述整数分频器由若干个除以2或除以3子分频器级联组成。