[发明专利]元件嵌入式封装结构、其半导体装置及其制造方法

说明书

技术领域

本发明涉及一种半导体封装及其制造方法。

背景技术

受到提升制程速度及尺寸缩小化的需求，半导体封装变得甚复杂。当制程速度的提升及小尺寸的效益明显增加时，半导体封装的特性也出现问题。特别是指，较高的工作时脉(clock speed)在信号电平(signal level)之间导致更频繁的转态(transition)，因而导致在高频下或短波下的较高强度的电磁放射(electromagnetic emission)。电磁放射可以从半导体封装及邻近的半导体元件开始辐射。假如邻近半导体元件的电磁放射的强度较高，此电磁放射负面地影响半导体封装中元件的运作(即为电磁干扰(electromagnetic interference；EMI))。尤其，当目前技术追求使部分半导体元件埋置于衬底内，以空出空间以堆叠更多半导体元件时，因其半导体元件密度变高，其与其它半导体元件的距离变短，此问题显得更加重要。此外，尚需考量此种半导体封装及/或半导体元件的电接地设计问题。因此，如何能在半导体封装件尺寸越来越小的情况下，满足其避免其它半导体元件电磁干扰及满足其电接地的需求便成为现今元件嵌入式衬底封装技术的重要课题。

发明内容

本发明的一方面涉及一种元件嵌入式封装结构。在一实施例中，所述元件嵌入式封装结构包括：裸片承座；裸片，安置于所述裸片承座上；第一引脚及第二引脚，安置于所述裸片承座的周围；第一电介质层，覆盖所述裸片、所述裸片承座、所述第一引脚及所述第二引脚，且所述第一电介质层具有第一通孔，露出至少部分的所述裸片，及第二通孔，露出至少部分的所述第二引脚，其中所述第一电介质材料的一侧面与所述第一引脚的一侧面实质上齐平；图案化导电层，安置于所述第一电介质层的上表面上，其中所述图案化导电层通过所述第一通孔与所述裸片电性连接，且所述图案化导电层通过所述第二通孔与所述第二引脚电性连接；第二电介质层，安置于所述第一电介质层上，且所述第二电介质层覆盖所述图案化导电层；及导电层，包覆所述第二电介质层上表面及侧面，及所述第一电介质层的所述侧面，并且与所述第一引脚的所述侧面直接接触。

本发明的另一方面涉及一种半导体装置。在一实施例中，所述半导体装置包括：裸片承座；裸片，安置于所述裸片承座上；第一引脚及第二引脚，安置于所述裸片承座的周围；第一电介质层，覆盖所述裸片、所述裸片承座、所述第一引脚及所述第二引脚，且所述第一电介质层具有第一通孔，露出至少部分的所述裸片，及第二通孔，露出至少部分的所述第二引脚，其中所述第一电介质材料的一侧面与所述第一引脚的一侧面实质上齐平；图案化导电层，安置于所述第一电介质层的上表面上，其中所述图案化导电层通过所述第一通孔与所述裸片电性连接，且所述图案化导电层通过所述第二通孔与所述第二引脚电性连接；第二电介质层，安置于所述第一电介质层上，且所述第二电介质层覆盖所述图案化导电层，及具有第三通孔，露出部分的所述图案化导电层；元件通过所述第三通孔与所述图案化导电层电性连接；第三电介质层包覆所述第二电介质层及所述元件；及导电层，保形涂布(conformally coating)在所述第三电介质层的表面及侧面、所述第二电介质层的一侧面及所述第一电介质层的所述侧面，并与所述第一引脚的所述侧面直接接触。在另一实施例中，所述半导体装置包括：导电框架(lead frame)，所述导电框架包括裸片垫，以及第一引脚及第二引脚安置于所述裸片垫的周围；裸片，安置于所述裸片垫上；第一电介质层，覆盖所述裸片及所述导电框架，其中所述第一电介质层的一侧面对齐所述第一引脚的一侧面；第一导电通孔，安置在所述第一电介质层内，与所述裸片电性连接；第二导电通孔，安置在所述第一电介质层内，与所述第二引脚电性连接；图案化导电层，安置于所述第一电介质层的上表面上，电性连接所述第一导电通孔及所述第二导电通孔；第二电介质层，覆盖所述第一电介质层上及所述图案化导电层；及金属层，保形涂布(conformally coating)在所述第二电介质层的上表面及侧面及所述第一电介质层的侧面，并且与所述第一引脚的侧面直接接触。