[发明专利]晶体管及其形成方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种晶体管及其形成方法。

背景技术

影响场效应晶体管性能的主要因素在于载流子的迁移率。在场效应晶体 管中，载流子迁移率的下降不仅会降低晶体管的切换速度，而且还会使开和 关时的电阻差异缩小。因此，在互补金属氧化物半导体场效应晶体管(CMOS) 的发展中，有效提高载流子迁移率一直都是晶体管结构设计的重点之一。

常规上，CMOS器件制造技术中将P型金属氧化物半导体场效应晶体管 (PMOS)和N型金属氧化物半导体场效应晶体管(NMOS)分开处理，例如， 在PMOS器件的制造方法中采用压应力材料，而在NMOS器件中采用张应力 材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。其中，嵌入 式锗硅(SiGe)技术(亦称为eSiGe技术)由于其能够对沟道区施加适当的 压应力以提高空穴的迁移率而成为PMOS应力工程的主要技术之一。通常， 采用在PMOS晶体管的源/漏区中形成锗硅应力层的嵌入式锗硅应力引入技 术。

请参考图1，在半导体衬底100上，通过选择性外延法生长锗硅应力层 110之后，通常会进行源漏离子注入工艺(例如硼掺杂)，以用于形成PMOS 器件的源/漏区。然而，掺入的硼离子由于瞬时增强扩散效应，易向沟道区横 向扩散(如图1中箭头所示，未标注)，使沟道区的有效长度缩短，从而引起 短沟道效应，进而使PMOS器件的电学性能变差。

发明内容

本发明解决的问题是提供一种晶体管及其形成方法，以提高晶体管的性 能。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：

提供半导体衬底；

在所述半导体衬底上形成掩膜堆叠结构；

在所述掩膜堆叠结构两侧的半导体衬底内形成第一凹槽；

在所述第一凹槽的侧壁形成绝缘阻挡层；

在所述第一凹槽内填充满应力衬垫层；

在所述应力衬垫层上形成介质层，所述介质层上表面与所述掩膜堆叠结 构上表面齐平；

去除所述掩膜堆叠结构，直至形成暴露所述半导体衬底的第二凹槽；

在所述第二凹槽底部形成半导体层；

在所述半导体层上形成栅极结构，所述栅极结构填充满所述第二凹槽。

可选的，所述绝缘阻挡层的材料包括氧化硅和氮化硅的至少其中之一。

可选的，所述绝缘阻挡层的厚度范围为5nm～50nm。

可选的，所述半导体层的厚度范围为10nm～100nm。

可选的，采用外延生长方法在所述第一凹槽内填充满所述应力衬垫层。

可选的，采用外延生长方法在所述第二凹槽底部形成所述半导体层。

可选的，所述介质层的材料为氧化硅。

可选的，所述掩膜堆叠结构包括位于所述半导体衬底上的氧化硅层和位 于所述氧化硅层上的氮化硅层。

可选的，在所述第一凹槽的侧壁形成所述绝缘阻挡层包括：

在所述第一凹槽的底部和侧壁形成绝缘阻挡材料层；

采用各向异性干法刻蚀工艺去除位于所述第一凹槽底部的所述绝缘阻挡 材料层，剩余所述绝缘阻挡层保留为所述绝缘阻挡层。

可选的，在形成所述栅极结构后，还包括以下步骤：

去除所述介质层以重新暴露所述应力衬垫层；

对所述应力衬垫层进行轻掺杂漏注入工艺；

在所述轻掺杂漏注入工艺后，在所述栅极结构两侧形成侧墙；

以所述侧墙为掩模，对所述应力衬垫层进行源漏离子注入工艺。

为解决上述问题，本发明还提供了一种晶体管，包括：

半导体衬底；

位于所述半导体衬底上的栅极结构；

位于所述栅极结构两侧半导体衬底内的应力衬垫层；

还包括：

位于所述半导体衬底与所述栅极结构之间的半导体层；

位于所述半导体层下方的半导体衬底与所述应力衬垫层之间的绝缘阻挡 层。

可选的，所述绝缘阻挡层的材料包括氧化硅和氮化硅的至少其中之一。

可选的，所述绝缘阻挡层的厚度范围为5nm～50nm。

可选的，所述半导体层的厚度范围为10nm～100nm。