[发明专利]全异步SAR ADC亚稳态消除电路与方法

权利要求书

1.全异步SAR ADC亚稳态消除电路，它包括电容阵列DAC和比较器，其特征在于：它还包括全异步控制环、计数器和振荡器；

电容阵列DAC输出的采样开始/转换结束信号Start_End分别与全异步控制环和振荡器的使能端ENN，以及计数器的一个复位端RST1连接；

振荡器的时钟信号输出CKO与计数器的时钟信号输入CKI连接；

计数器的输出端Q分别与比较器的置位端SET、全异步控制环的结束控制端END和电容阵列DAC的结束控制端END连接；

比较器的一个输出信号Vop与全异步控制环的QP输入端连接，比较器的另一个输出Von与全异步控制环的QN输入端连接；

全异步控制环的输出DON分别与计数器的另一个复位端RST2和比较器的锁存端口LATCH连接。

2.全异步SAR ADC亚稳态消除方法，其特征在于：它包括以下步骤：

S1. 电容阵列DAC输出的采样开始/转换结束信号为高电平，即Start_End=1，进入采样周期，在采样周期内，振荡器的输出CKO=0，全异步控制环的输出DON=0，计数器的输出Q=0，比较器锁定，输出Vop=Von=1；

S2. 采样开始/转换结束信号即Start_End=0，采样结束，进入比较周期；

S3.在比较周期，判断比较器是否进入亚稳态，若未进入亚稳态则转至步骤S4，若比较器进入亚稳态，则转至步骤S5；

S4.比较器未进入亚稳态，计数器在DON周期信号的作用下，输出Q=0，对比较器、全异步控制环和电容阵列DAC无影响；

S5.比较器进入亚稳态，计数器输出Q=1，比较器的输出Vop=1、Von=0，消除了比较器的亚稳态；

S6. 计数器输出的Q=1，使全异步控制环结束，DAC输出高电平，即Start_End=1，结束比较周期；

S7.重复步骤S1～S6，进入下一个采样-比较周期。