[发明专利]混合信号电路

说明书

公开了一种混合信号电路，该电路包括：ADC单元的阵列，被配置为以时间交织方式进行操作，并且每个ADC单元可在一系列时间窗中的每个时间窗内进行操作以将模拟输入值转换成对应的数字输出值，每个转换包括子转换操作的序列，序列的每个相继的子转换操作是通过在前的子转换操作的完成来触发的；以及控制器，其中：至少一个ADC单元可进行操作以用作报告ADC单元，并且针对一个或更多个被监视的所述转换中的每一个，指示子转换操作中的特定的子转换操作在所涉及的时间窗期间是否完成，并且控制器可操作用于考虑至少一个这样的指示并且根据该被考虑的指示或每个被考虑的指示来控制电路。

技术领域

本发明涉及混合信号电路，更具体地涉及使用逐次逼近型寄存器(SAR)的ADC(模拟-数字转换器)电路。

可认为逐次逼近转换是由子转换操作序列组成的转换处理的一个示例。根据本发明的ADC电路可具有特定用途，例如，作为在EP-A1-2211468中所公开的采样电路中在路径的端部处所使用的ADC电路(子ADC单元)。

背景技术

作为背景，将考虑EP-A1-2211468中公开的采样电路的各方面。

图1是可应用本发明的模拟-数字电路40的示意图。电路40包括采样器42、作为示例时钟信号发生器的压控振荡器(VCO)44、解复用器46、ADC组48、数字单元50和校准单元52。

采样器42被配置为执行四向或四相时间交织，以通过电流导引将输入电流I_IN分成四个时间交织样本流A至D。为此，VCO 44是可操作用于输出彼此相位相差90°的四个时钟信号例如作为四个升余弦信号的正交VCO。例如，VCO 44可以是使得电路40能够具有64 GS/s的总采样率的共用16GHz的正交VCO。

流A至D中的每一个均包括如图1所示串联连接在一起的解复用器(DEMUX)46和ADC组48。采样器42在电流模式下进行操作，并且相应地，流A至D实际上是源自(并且一起构成)输入电流I_IN的电流脉冲的四个时间交织流，每个流均具有为总采样率的四分之一的采样率。继续以总采样率为64 GS/s为示例，流A至D中的每一个可具有16 GS/s采样率。

关注作为示例的流A，n向解复用器46首先对电流脉冲流进行解复用。解复用器46是电流导引解复用器，并且其执行与采样器42相似的功能，将流A分成n个时间交织流，每个时间交织流具有等于总采样率的 1/4n的采样率。解复用器46可以单个级或以一系列级来执行1:n解复用。例如，在n＝80的情况下，解复用器46可借助于第一1:8级、之后是第二1:10级来执行1:n解复用。

从解复用器46输出的n个流传递到ADC组48中，该ADC组48包含n个ADC子单元，每个ADC子单元可操作用于将其输入脉冲流转换成数字信号，例如，转换成8位数字值。相应地，n个数字流从ADC组48传递到数字单元50。在n＝80的情况下，ADC子单元的转换率会比总采样率慢320(4×80)倍。

流B、C和D类似于流A进行操作，相应地，省略重复描述。在n＝80的上述情况下，可认为电路40包括在四个ADC组48之间划分的320个ADC子单元。

因而，四组n个数字流输入到数字单元50，该数字单元50对这些流进行复用以产生代表模拟输入信号(电流I_IN)的单个数字输出信号。示意性地，产生单个数字输出的该想法可以为真，然而，在实际的实现方式中，可优选地从ADC组并行地输出数字输出信号。

校准单元52被连接以从数字单元50接收一个或多个信号，并且基于该信号确定要施加至采样器42、VCO 44、解复用器46和ADC组48中的一个或更多个的控制信号。