[发明专利]一种半导体器件及其制造方法、电子装置

说明书

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，在半导体衬底上形成有伪栅极结构，在伪栅极结构的两侧形成有侧壁结构；在半导体衬底上沉积层间介电层后，去除伪栅极结构，以露出半导体衬底；蚀刻露出的半导体衬底，以形成具有非竖直侧壁轮廓的沟槽；外延生长具有高应力的应力材料层，以部分填充所述沟槽；在所述应力材料层的顶部形成作为沟道的外延层。根据本发明，可以进一步增强作用于器件沟道区的应力，改善沟道区的阈值电压。

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。

背景技术

随着MOS器件的特征尺寸的不断减小，在其制造过程中，对于MOS器件的足够有效的沟道长度的控制变得愈发具有挑战性。为此，采用在MOS器件中形成超浅结和突变结的方法，可以改善核心器件的短沟道效应。然而，在形成超浅结和突变结的过程中，如何在抑制短沟道效应和提升MOS器件的性能之间找到更为合理的均衡点也是极负挑战性的任务。

为了克服上述难题，现有技术通过多种方法，例如预非晶化离子注入、应力技术等，来进一步提升MOS器件的性能。但是，这些方法存在一些不足之处，例如预非晶化离子注入并不能很好地控制MOS器件的源/漏区的掺杂形态，应力技术只是通过提供额外的应力于MOS器件的沟道区来提升其载流子迁移率。上述不足之处进一步限制了在抑制短沟道效应和提升MOS器件的性能之间确定更优的均衡点的技术进步空间。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上形成有伪栅极结构，在所述伪栅极结构的两侧形成有侧壁结构；在所述半导体衬底上沉积层间介电层后，去除所述伪栅极结构，以露出所述半导体衬底；蚀刻所述露出的半导体衬底，以形成具有非竖直侧壁轮廓的沟槽；外延生长具有高应力的应力材料层，以部分填充所述沟槽；在所述应力材料层的顶部形成作为沟道的外延层。

在一个示例中，采用先干法蚀刻再湿法蚀刻的工艺实施对所述露出的半导体衬底的蚀刻。

在一个示例中，所述沟槽的剖面形状为倒三角形或者∑状。

在一个示例中，对于所述半导体衬底中的NMOS区而言，所述应力材料层为碳硅层或者掺锗的碳硅层；对于所述半导体衬底中的PMOS区而言，所述应力材料层为锗硅层或者掺碳的锗硅层。

在一个示例中，所述掺锗的碳硅层中的锗原子的百分比小于碳原子的百分比，所述掺碳的锗硅层中的碳原子的百分比小于锗原子的百分比。

在一个示例中，所述应力材料层具有1.7GPa-3.5GPa的应力。

在一个示例中，对于所述半导体衬底中的NMOS区而言，所述外延层为锗硅层、本征硅层或者具有低浓度掺杂离子的硅层；对于所述半导体衬底中的PMOS区而言，所述外延层为碳硅层、本征硅层或者具有低浓度掺杂离子的硅层。

在一个示例中，实施外延生长形成所述应力材料层的同时或者之后，还包括执行掺杂离子注入并退火的步骤，以调节所述应力材料层的阈值电压。

在一个实施例中，本发明还提供一种采用上述方法制造的半导体器件。

在一个实施例中，本发明还提供一种电子装置，所述电子装置包括所述半导体器件。

根据本发明，可以进一步增强作用于器件沟道区的应力，改善沟道区的阈值电压。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：