[发明专利]垂直沟道存储器及其制造方法与应用其的操作方法

说明书

本申请是分案申请，母案的申请号：200710153758.9，申请日：2007年9月20日，名称：垂直沟道存储器及其制造方法与应用其的操作方法。

技术领域

本发明是有关于一种垂直沟道存储器及其制造方法与应用其的操作方法，且特别是有关于一种具有高微缩能力的垂直沟道存储器及其制造方法与应用其的操作方法。

背景技术

随着半导体制造技术的进步，目前所制造的半导体组件的分辨率已到达奈米等级。以存储器单元为例，是不断进行栅极长度及组件间距(pitch)的缩减。但即使不断改进光刻技术(photolithography)，所制造出来的平面晶体管结构已经达到显影分辨率的极限，且所制造出来的晶体管组件往往具有静电放电(electrostatics discharge，ESD)、漏电(leakage)、电子稼动能力(mobility)下降等问题，容易引发短沟道效应(short channel)及漏极引发能带降低(drain induced barrier lowering，DIBL)效应。因此，能够提供更高封装密度(packing density)、更佳载子传输能力并具备组件微缩能力(device scalability)的双栅极(double-gate)及三栅极(tri-gate)垂直沟道晶体管，例如鳍状场效应晶体管(fin field effect transistor，FinFET)便成为极具发展潜力的晶体管结构。

由于FinFET具有垂直沟道，可以在两垂直表面形成沟道，利用双栅极或三栅极控制电流导通，比起传统的平面沟道晶体管具有更高的效率。

但在制造高分辨率的FinFET组件时，仍需要昂贵的先进光刻技术或电子束(E-beam)工艺。而且这些先进工艺的产能(throughput)难以提升，不利于大量生产。目前也有将蚀刻完成的沟道，再进行氧化去除以减少沟道宽度的制造方法。但是此种方法所形成的组件均匀度不佳，无法稳定控制品质。

发明内容

有鉴于此，本发明就是在提供一种垂直沟道存储器及其制造方法与应用其的操作方法，在不改变曝光形成的组件之间距(pitch)的条件下，可以形成宽度为10nm～60nm的沟道结构，有效增加写入或读取时的驱动电流而不会发生短沟道效应或DIBL效应。所形成的FinFET晶体管具有小尺寸，可以显着提高存储器密度。此外，本发明更提出采用能带工程架构的SONOS存储器，也就是所谓的BE-SONOS存储器。BE-SONOS架构的垂直沟道存储器比传统的SONOS架构的垂直沟道存储器，具有更快的操作速度及更大的操作窗范围。具有BE-SONOS架构的垂直沟道存储器具有局部捕捉电荷的能力，并可增加操作窗的范围而实现多层单元(multi level cell，MLC)存储器。

根据本发明，提出一种垂直沟道存储器，其特征在于，包括：

一衬底；

一沟道，凸出于该衬底上；

一多层结构，设置于该沟道的两垂直表面上；

一栅极，跨越于该多层结构上，并位于该沟道的两垂直表面上；以及

一第一端及一第二端，分别相对于该栅极位于该沟道的两侧上。

其中包括一覆盖层，设置于该沟道上，该覆盖层与该沟道具有相同宽度。

其中包括一位于衬底上的厚氧化物层，且该厚氧化物层接触该沟道的两垂直表面。

其中该覆盖层包括一二氧化硅层及一氮化硅层，该氮化硅层位于该二氧化硅层上，此覆盖层设计以利于双沟道垂直存储器的形成。

其中该多层结构包括一电荷捕捉层，且该电荷捕捉层位于该沟道的两垂直表面。

其中该电荷捕捉层的材料是为氮化硅或氧化铝或其它高介电系数材料。

其中该多层结构包括一第一氧化物层及一第二氧化物层，该第一氧化物层位于该电荷捕捉层及该沟道之间，该第二氧化物层位于该电荷捕捉层及该栅极之间。

其中该衬底是为纯硅衬底或绝缘层上覆硅衬底。

其中该栅极的材料是为N+多晶硅、P+多晶硅、金属化合物或金属。

其中该沟道的线宽为10nm～60nm之间。

其中该多层结构包括一第一阻挡层于该沟道上，一穿遂层、一第二阻挡层、一电荷捕捉层及一第三阻挡层依序堆栈。

其中该第一阻挡层、该第二阻挡层及该第三阻挡层是为氧化物层，该电荷捕捉层是为一氮化物层，且该穿遂层是为一氮化物层或一多晶硅层。

其中该第一阻挡层的厚度小于等于位于之间、或小于等于

其中该第二阻挡层的厚度是小于等于或位于之间。