[发明专利]一种提高并行架构运行效率的方法

说明书

技术领域

本发明涉及并行计算架构,具体地说是一种提高并行架构运行效率的方法。

背景技术

在并行计算架构中，数据处理芯片从多个通道接收数据，并做并行处理，从而大大提高数据处理效率。并行计算架构中，多个通道间处理速度有差异，将会导致并行处理效率的降低。因此，提高多通道间处理能力的均衡程度，可以显著提高并行处理的效率。多通道间的处理能力均衡算法是保证并行处理架构高效运行的核心算法之一。

目前最常见的均衡算法是轮询平均算法，主要原理是在每路发送通道前端加一级FIFO作为缓存，通过检查FIFO剩余空间，选择剩余空间最大的FIFO将数据存入，从而保证了输出通道间流量的均衡。此方法的局限性在于，只适用于一路输入、多路输出，且输出通道之间地位平等的计算架构。

发明内容

本发明针对并行计算架构中，多通路间处理能力不均衡导致运行效率降低等问题，提供了一种提高并行架构运行效率的方法。

本发明提供了一种提高并行架构运行效率的方法，其解决上述技术问题采用的技术方案如下：该提高并行架构运行效率的方法，在并行计算架构中提出了基于数据流的流量均衡算法，能满足多路输入、多路输出，且输出通道之间存在优先级关系的计算架构；

该提高并行架构运行效率的方法，首先根据各通道的处理能力，确定通道优先级，处理能力最强的通道拥有最高优先级；接收到数据后，首先提取数据头中能唯一标示数据类型的特征字段，根据特征字段，确定该数据报文所需的处理能力；将需要处理能力强的数据，送到高优先级的通道中排队；并且，所述不同优先级的通路之间，按各通道的缓冲区域中数据数量从大到小，依次送出；各通道的缓冲区域中数据数量同等条件下，高优先级的通路中的数据首先送出。

该提高并行架构运行效率的方法，提出了一个并行处理模块，所述并行处理模块包括报文入口、报文出口、多个数据处理通道和通道选择模块，其中，各种报文通过报文入口进入并行处理模块，所述通道选择模块是一个根据处理复杂度分配时间的选择器，复杂度越高的报文获得越多的处理时间和越少的发送时间窗口，复杂度低的报文，获得较少的处理时间和较多的发送时间窗口；经过处理后的各种报文经过报文出口发出。

本发明所述一种提高并行架构运行效率的方法与现有技术对比具有的有益效果：该提高并行架构运行效率的方法，提出了基于数据流的流量均衡算法，克服了轮询平均算法只适用于计算架构一路输入、多路输出，且输出通道之间地位平等的缺陷，能够满足多路输入、多路输出，且输出通道之间存在优先级关系的计算架构，特别是各通道处理能力不平衡时，能根据各通道的处理能力进行动态均衡，显著提高了并行计算架构的处理效率。

附图说明

附图1为实施例所述提高并行架构运行效率的方法的流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的用于FPGA逻辑设计验证的UVM验证环境的图形界面进行详细说明。

 本发明所述一种提高并行架构运行效率的方法，在并行计算架构中提出了基于数据流的流量均衡算法，能满足多路输入、多路输出，且输出通道之间存在优先级关系的计算架构。

所述提高并行架构运行效率的方法,基于数据处理能力采用流量均衡算法，首先根据各通道的处理能力，确定通道优先级，处理能力最强的通道拥有最高优先级；接收到数据后，首先提取数据头中能唯一标示数据类型的特征字段，根据特征字段，可确定该数据报文所需的处理能力；将需要处理能力强的数据，送到高优先级的通道中排队。并且该提高并行架构运行效率的方法中，所述不同优先级的通路之间，按各通道的缓冲区域中数据数量从大到小，依次送出；各通道的缓冲区域中数据数量同等条件下，高优先级的通路中的数据首先送出。

这里，所述报文(message)是网络中交换与传输的数据单元，即站点一次性要发送的数据块；报文包含了将要发送的完整的数据信息，其长短很不一致，长度不限且可变。

实施例：

下面通过一个实施例，对本发明所述一种提高并行架构运行效率的方法的优点和设计内容，进行详细说明。

本实施例所述提高并行架构运行效率的方法，提出了一个并行处理模块，所述并行处理模块包括报文入口、报文出口、多个数据处理通道和通道选择模块，其中，各种报文通过报文入口进入并行处理模块，所述通道选择模块是一个根据处理复杂度分配时间的选择器，复杂度越高的报文流程获得越多的处理时间和越少的发送时间窗口，复杂度低的报文，获得较少的处理时间和较多的发送时间窗口；经过处理后的各种报文经过报文出口发出。