[发明专利]L2 Cache及其一致性实现方法和数据处理系统

权利要求书

1.一种二级独立高速缓存器L2 Cache，其特征在于，

所述L2 Cache包括Slave接口、控制器、Master接口以及RAM；

所述Slave接口，用于接收一致性访问指示信号及访问，所述访问包括一致性访问和非一致性访问，当接收到所述一致性访问指示信号时确定所述访问为一致性访问，及依据一致性访问指示信号及所述访问对所述访问进行分类，依据分类结果形成指示信息；

所述控制器，用于接收所述指示信息，依据所述指示信息在所述RAM中查询操作数据，在所述RAM中查询到所述操作数据后依据所述指示信息执行一致性操作；

所述Master接口，用于在所述RAM中未查询所述操作数据时，依据所述指示信息向外设输出所述一致性访问指示信号及所述一致性访问，及在查询到所述操作数据后依据所述指示信息将所述操作数据输出到外部存储器。

2.根据权利要求1所述的L2 Cache，其特征在于，

所述一致性访问指示信号包括一致性访问类型指示信号；

所述Slave接口，用于接收所述一致性访问类型指示信号，依据所述一致性访问类型指示信号确定所述访问为一致性访问。

3.根据权利要求2所述的L2 Cache，其特征在于，

所述一致性访问指示信号还包括一致性访问全局信号；

所述Slave接口包括第一读地址通道、第一读数据通道及第一写地址通道；

所述Slave接口，用于接收所述一致性访问全局信号，依据所述一致性访问全局信号驱动形成Slave接口控制信号，依据所述Slave接口控制信号驱动所述Slave接口内各个所述通道接收所述一致性访问；

所述第一读地址通道，用于接收所述一致性访问类型指示信号；

所述第一读数据通道，用于依据查询结果向请求源发送读响应信号；

所述第一写地址通道，用于接收一致性访问的外部存储器更新信号。

4.根据权利要求3所述的L2 Cache，其特征在于，

所述一致性访问全局信号包括所述一致性访问的操作数据在其他Cache中的查询状态以及所述一致性访问的请求源。

5.根据权利要求1所述的L2 Cache，其特征在于，

所述Master接口包括第二读地址通道、第二读数据通道及第二写地址通道；

所述第二读地址通道，用于在所述RAM中未查询所述操作数据时，输出所述一致性访问指示信号；

所述第二读数据通道，用于接收读响应信号及侦听响应信号；

所述第二写地址通道，用于输出将所述操作数据写到外部存储器并无效Cache内所述操作数据的指示信号。

6.根据权利要求1所述的L2 Cache，其特征在于，

所述L2 Cache还包括：

第一缓冲区，用于存储访问类型、在其他Cache中的查询状态、在所述L2Cache中的查询状态及所述一致性访问的请求源，用于为查询所述操作数据及实现Cache一致性提供依据信息。

7.根据权利要求6所述的L2 Cache，其特征在于，

所述第一缓冲区，还用于存储无效失败信息，依据所述无效失败信息通知所述请求源。