[发明专利]一种阻变栅隧穿场效应晶体管及制备方法

说明书

技术领域

本发明属于CMOS超大集成电路(ULSI)中的场效应晶体管逻辑器件与电路领域，具体涉及一种阻变栅隧穿场效应晶体管及其制备方法。

背景技术

随着金属-氧化物-硅场效应晶体管(MOSFET)的尺寸不断缩小，尤其是当器件的特征尺寸进入纳米尺度以后，器件的短沟道效应等负面影响愈加明显。漏致势垒降低效应(DIBL)、带带隧穿效应使得器件关态漏泄电流不断增大，伴随着器件阈值电压降低，增大了集成电路的功耗。且传统MOSFET器件的亚阈区电流导通由于受扩散机制的限制，其亚阈值斜率在常温下的极限值被限制在60mv/dec，导致亚阈值漏泄电流随着阈值电压的降低也在不断地升高。为了克服纳米尺度下MOSFET面临的越来越多的挑战，为了能将器件应用在超低压低功耗领域，采用新型导通机制而获得超陡亚阈值斜率的器件结构和工艺制备方法已经成为小尺寸器件下大家关注的焦点。

针对MOSFET亚阈值斜率有60mv/dec的理论极限的问题，近些年来研究者们提出了一些可能的解决方案，主要包含以下三类：隧穿场效应晶体管(Tunneling FET,TFET)，碰撞离化MOSFET(Impact Ionization MOS,IMOS)以及悬栅场效应晶体管(Suspended Gate FET,SG-FET)。TFET利用栅极控制反向偏置的P-I-N结的带带隧穿实现导通且漏电流非常小，但由于受源结隧穿几率和隧穿面积的限制，开态电流小，不利于电路应用。专利(US 2010/0140589A1)提出了一种铁电隧穿晶体管，通过结合铁电栅叠层和带带隧穿机制能获得更陡的亚阈值斜率，但仍面临电流小的问题。IMOS则是利用碰撞离化导致的雪崩倍增效应使器件导通，能获得极陡的亚阈值斜率(小于10mV/dec)和较大的电流，但是IMOS必须工作在较高的源漏偏压下，且器件可靠性问题严重，不适于实际低压应用。SG-FET器件开启的原理则是随着栅电压的升高，使可活动的金属栅电极在静电力的作用下移动到常规MOSFET部分上，产生反型层沟道，使器件导通。在这个过程中，由于阈值电压的突然变化，也能够实现低于60mv/dec的亚阈值斜率。但是该器件的开关速度、工作次数和集成等问题也不容忽视。因此，提出一种能工作在低压条件下，且具有超陡的亚阈值斜率、较大的开态电流和较好的可靠性的器件显得尤为迫切。

发明内容

本发明的目的在于提供一种具有超陡亚阈值斜率的阻变栅隧穿场效应晶体管及其制备方法。该结构利用金属-绝缘体-金属(Metal-Insulator-Metal,MIM)作栅叠层，具有大的开态电流和陡直的亚阈值斜率，且工作在低偏压下，可满足低压低功耗逻辑器件和逻辑电路的应用需求。

本发明的技术方案如下：

一种阻变栅隧穿场效应晶体管，如附图1所示，其特征在于，包括一个控制栅层、一个栅介质层4、一个半导体衬底1、一个隧穿源区2、一个低掺杂漏区8和一个沟道区3，控制栅采用栅叠层结构，自下而上依次为底层——底电极层5，中间层——挥发性阻变材料层6和顶层——顶电极层7；所述挥发性阻变材料层6为具有挥发性阻变特性的材料层，具体表现为在较低的正向偏压(0～1V)下，通过顶电极层/挥发性阻变层/底电极层组成的栅结构能实现阻变材料由高阻向低阻跃变，且撤去电压激励后该材料能从低阻自行返回为高阻状态；所述沟道区3位于隧穿源区2的上方，且位置与隧穿源区2部分重叠，在沟道区与隧穿源区界面处形成隧穿结，且沟道区3厚度小于20nm；控制栅位于沟道区3与隧穿源区2重叠部分的上方；低掺杂漏区8位于控制栅的水平方向的另一侧(非隧穿源区一侧)，且与控制栅之间有水平间距L_ud，水平间距L_ud的范围为10nm-1μm。低掺杂漏区8和隧穿源区2掺有不同掺杂类型的杂质，对于N型器件来说，隧穿源区2为P型掺杂，低掺杂漏区8为N型掺杂；对于P型器件来说，隧穿源区2为N型掺杂，低掺杂漏区8为P型掺杂。低掺杂漏区8的掺杂浓度在5×10¹⁷cm^-3至1×10¹⁹cm^-3之间，隧穿源区2的掺杂浓度在1×10¹⁹cm^-3至1×10²¹cm^-3之间。半导体衬底1和沟道区3的掺杂类型和隧穿源区2一致，浓度在1×10¹⁴cm^-3至1×10¹⁷cm^-3之间。