[发明专利]位电平检测电路以及方法

说明书

技术领域

本发明涉及电子领域，特别涉及一种位电平检测电路以及方法。

背景技术

由于单端接口没有时钟作为参考信号，其只能输出脉冲信号。根据目前的单端接口协议，单端接口输出额脉冲信号一般为先低电平后高电平，在现有技术中采用一个下降沿开始到下一下降沿到来作为一周期脉冲信号。

当前输入信号为单端接口的脉冲信号时，由于该脉冲信号没有相应的时钟作为参考信号，故如不对该脉冲信号进行处理无法被内部电路识别。

为此，在输入脉冲信号时，需要采用引入一定频率的时钟信号，通过位电平检测电路对脉冲信号进行译码处理，将该脉冲信号转化为逻辑高或逻辑低的逻辑电平信号。

图1为现有技术提供的一种位电平检测电路结构示意图。

参见图1所示，其中从单端接口输入一脉冲信号EN。第一计数器101的输入端通过一反相器102与脉冲信号EN的输入端连接，在脉冲信号EN为低电平即EN＝0时，第一计数器101工作，第一计数器101利用时钟信号CLK对脉冲信号EN的低电平计时，向第一寄存器103的数据输入端D(i)输出计数，第一寄存器103存储计数Q_n+1(i)＝D_n(i)，即第一寄存器103存储计数Q_n+1(i)具体是：脉冲信号EN为低电平时，第一计数器101的计时值；

第二计数器104的输入端与脉冲信号EN的输入端连接，在脉冲信号EN为高电平，即EN＝1时，第二计数器104工作，第二计数器104利用时钟信号对脉冲信号EN的高电平计时，向第二寄存器105的数据输入端D(i)输出计数，第二寄存器105存储计数Q_n+1(i)具体是：当脉冲信号EN为高电平时，第二计数器104的计时值；

由上可见，通过第一计数器101、第一寄存器103可将脉冲信号EN的低电平信号转换为计时数值A(i)；通过第二计数器104、第二寄存器105可将脉冲信号EN的高电平信号转换为计时数值B(i)。然后通过比较器106比较A(i)与B(i)的大小输出一比较电平信号logicB。向D触发器107输出逻辑电平信号logicB信号，D触发器107在脉冲信号EN的下降沿到来时即将当前的比较电平信号logicB进行翻转，输出可供电路识别的逻辑电平信号logicOUT，且该逻辑电平信号logicOUT对应脉冲信号EN在上一周期的高低电平时长比较结果，与脉冲信EN同步，实现了对脉冲信号的译码。

本发明人在进行本发明的研究过程中发现，现有技术存在以下的缺陷：

理论上，当A(i)>B(i)(即t_low≥t_high)时，比较器106输出的逻辑电平信号logicB应为高电平logicB＝1，当A(i)<B(i)(即t_low≤t_high)时，比较器输出低电平的逻辑电平信号，即logicB＝0。其中t_low、2t_high分别为脉冲中低电平高电平的时间。

但是，实际上，由于比较器106的器件固有精度限制，现有技术仅能当t_low≥2t_high时才能输出高电平的逻辑电平信号logicB，即仅脉冲信号EN的低电平时长大于或者小于两倍的高电平时长时，才能被检测到，可见，现有技术的位电平检测精度较差，故应用该技术方案对脉冲信号的译码精度相应较差。

另外，上述技术方案在方法仅适用于t_low、t_high较小的情形，但是在t_low、t_high较大(譬如达到如几微秒到几百微妙)，以及时钟信号CLK的时钟频率较高(譬如采用大于1MHz的时钟)时，由于t_low、t_high越大，时钟信号频率越高，第一计数器、第二计数器、第一寄存器、第二寄存器的位数要求越大，否则容易发生计数溢出，故当脉冲信号的t_low、t_high较大，时钟信号CLK的时钟频率较高时，需要非常大面积的第一计数器、第二计数器、第一寄存器、第二寄存器才能满足计数需求，不利于系统的小型化设计，不利于降低器件成本。

发明内容

本发明实施例目的在于：提供一种位电平检测电路以及方法，本技术方案适用于各时间范围的脉冲信号的位电平检测译码，且应用该技术方案有利于简化电路，降低电路面积，降低电路成本。