[发明专利]一种基于随机计算的LDPC译码器

说明书

技术领域

本发明属于无线数字通信和广播技术领域，具体涉及一种基于随机计算的LDPC译码器。

背景技术

现在的社会是一个高度信息化的社会，各种信息通过不同的信道往复传递，信息的重要性不断上升，这样信息的正确性必须得到保证。而信道中通常充斥着各种噪声，信息在信道中传播是不可避免会出现一些错误。对在传输之前对信道中传输的信息进行编码，传输完成后在进行解码是保证信息正确传递的最重要方式之一。

低密度奇偶校验码（记为LDPC）译码器是一种性能优良的纠错编码，其性能可以逼近香农极限。LDPC码首先由Gallager博士于1962年提出。但是囿于当时落后的集成电路技术，无法实现LDPC解码器的硬件。直到1997年，Mackay和Neal才重新挖掘出LDPC码，之后，LDPC码渐渐成为主流的纠错编码之一。LDPC码的译码器电路具有译码电路简单，并行度高等优点，适用于高吞吐率，尤其是100Gbps等光通信系统中。

相对于其他纠错码，LDPC码具有编码增益高，性能好，译码吞吐率高等优点，许多通信标准都采用LDPC码进行信道纠错，如无线接入的WiMAX、WLAN以及数字电视DVB-S2，DTMB等通信标准都采用的是LDPC编解码。

一般而言，码长越大，LDPC码校验矩阵的规模越大，LDPC码的译码性能就会越好。而相应的，LDPC译码器的电路规模也是越来越大。以IEEE 802.3an（10GBASE-T）为例，其校验矩阵规模为（384,2048），也就是说，代表列数的VN节点的个数为2048个，而每个VN的维数为6，假设输入信道信息的量化为6bit，这样VN和CN之间的连线总共                                               条。这样的话，译码器中的连线复杂度非常高，占用大量的芯片面积同时芯片的逻辑部分占比很低，带来额外的功耗和降低了芯片的工作频率。在智能手机、平板电脑流行的今天，过大的芯片面积和过高的功耗显然是无法忍受的。

随机计算是一种LDPC译码器的新的实现方法。和传统的最小和（Min-Sum）算法等工作于对数域的LDPC译码器不同的是，随机计算在概率域对LDPC码进行解码，通过一系列随机的伯努利序列，将信道信息的概率值转化为一串“01”序列，该序列中“1”个数在整个序列中的占比就代表着信道信息的概率。这样，与传统的在对数域进行解码的Min-Sum等算法对比，随机计算可以将加法，比较等复杂的数学运算转换为与、或、异或等简单的逻辑运算，VN与CN的复杂度大幅下降。并且，由于每次只需要处理一个bit，所以连线数量就会下降对应的量化倍数，比如上述的10GBASE-T译码器的连线复杂度就可以下降到条，减少了6倍。

发明内容

本发明的目的在于提供一种译码收敛速度快、吞吐率高的基于随机计算的LDPC译码器。

本发明提供的基于随机计算的LDPC译码器，基于IEEE 802.3an(10GBase-T)标准，采用随机计算方式，其结构可以加入多级流水线结构，在提高时钟周期的同时，进一步提高吞吐率。该译码器结构就随机计算LDPC中可能存在的译码器延时较长问题，提出三种技术用以提高译码的收敛速度，提高译码器吞吐率。本发明中所使用的三种技术可以应用在不同的随机计算结构中，为未来吞吐率要求高达100Gbps的光通信提供一种技术方案支持。

本发明提供的LDPC译码器，基于概率域中置信传播算法的随机计算算法进行译码。其结构包括：适合IEEE 802.3an（10GBASE-T） 标准中的（2048,1723）校验矩阵的依赖于噪声的缩减（noise dependent scaling,记为NDS）系数的查找表（LUT）阵列，采用计数器做概率跟踪的新结构变量节点（Variable Node, 记为VN），以及针对随机计算收敛时间长的特点而提出的三种可以加速收敛的硬件结构，分别为： 基于LUT阵列的初始化阵列变量节点（Variable Node, 记为VN）中的组成部分硬判别计数器的初始化模块；在校验节点（Check Node,记为CN）模块校验结果达到一定阶段后进行算法切换的判别模块，简称切换判别模块；在校验节点（Check Node，记为CN）模块校验结果达到一定阶段后翻转初始化阵列VN输出的判别模块，简称翻转判别模块；  

具体来说，本发明提供的LDPC译码器，包括：

随机数产生（Random Number Generator）模块，用于产生随机数，对概率值进行随机化；