[发明专利]一种基于Tcl的FPGA交互式仿真方法

说明书

技术领域

本发明涉及一种基于Tcl的FPGA交互式仿真方法，属于计算机软件技术领域。

技术背景

随着FPGA容量和规模的日益扩大，FPGA设计的复杂度也越来越高，为了保证设计的质量，FPGA验证工程师需要使用Verilog或者Systemverilog语言搭建验证平台和编写测试用例并使用仿真工具对FPGA进行功能仿真。同时FPGA工程师需要把FPGA代码转化成装载文件下载到FPGA器件中进行板级的测试。在板级测试中，FPGA工程师还需要根据软件驱动编写测试脚本来对FPGA进行板级测试。FPGA仿真是对FPGA的设计代码进行验证，这种方法的优点是能够直接看到仿真的波形，便于FPGA工程师进行调试。FPGA板级测试是对FPGA器件进行测试，是在真实环境中的测试，但这种方法无法看到FPGA内部信号的变化状态，不方便进行debug。由于这两种测试方法是不同的测试环境，不同的仿真工具和验证平台，所以FPGA仿真的测试用例不能够直接在板上进行测试，同样，FPGA板上的测试脚本也无法在FPGA仿真工具上运行。这样，FPGA的仿真验证和板级测试无法做到一致性。如果在FPGA板级测试发现的问题，需要在FPGA仿真中编写同样的测试用例进行问题重现。并且，在仿真平台和板级测试平台开发测试同一功能的测试用例有一定重复工作。

发明内容

针对现有技术中存在的技术问题，本发明的目的在于提供一种基于Tcl的FPGA交互式仿真方法。

基于本发明创建的测试用例可以在Qustasim命令行上调用仿真平台的task，无需编写测试用例，可以做到实时控制仿真进程，模拟板级测试场景，减少开发和调试测试用例的工作量。该脚本语言采用Tcl语言进行编写，Tcl属于解释性语言，不同于C/C++等编译性语言，Tcl语言编写好以后不需要通过软件编译就可以直接运行。Tcl语言不但在板级测试中可以使用，而且仿真工具Qustasim也有支持Tcl的PLI(ProgramLanguageInterface)，可以直接在验证平台里调用Tcl语句。但是verilog是硬件描述语言，执行的task都是基于时序关系的，用仿真工具验证是有仿真时间概念的，而Tcl语句的执行并不占用仿真时间，所以在verilog中调用的Tcl命令，不会等待verilog的任务完成就会去执行下一个Tcl命令，这样不能够按照时间关系利用Tcl脚本来执行verilog中的task。为了实现Tcl与verilog的交互，需要有Tcl扩展命令(用C语言编写)在Verilog调用Tcl脚本时来阻塞Tcl命令的执行来等待verilog中task的完成。附图描述了verilog和Tcl之间的交互关系。这样，在验证平台里用verilog写的例如读写寄存器，发包收包等的task可以用Tcl语句进行封装，从而可以建立起交互式仿真。在Qustasim的仿真命令行中敲入封装好的Tcl命令，可以实时发起进行读写寄存器，发包收包的命令，并看到仿真结果。

本发明的技术方案为：

一种基于Tcl的FPGA交互式仿真方法，其步骤为：

1)在FPGA验证平台verilog中新建和初始化一个Tcl解释器；其中，在verilog中设置写操作b_write命令名称、读操作b_read命令名称、等待操作b_wait_irq命令名称，并建立verilog和Tcl解释器之间的通信通道；所述Tcl解释器中设置写操作命令b_write、读操作命令b_read、等待操作命令b_wait_irq，并将其分别映射到verilog中对应的写操作任务、读操作任务、等待操作任务；

2)在verilog中采用Tcl语言创建一测试用例；其中，该测试用例中，在每一verilog任务Tcl调用命令后，设置一阻塞Tcl命令执行的阻塞指令，用于等待verilog的任务完成后执行该测试用例中下一句Tcl命令；