[发明专利]使用串行协议的存储器及对应的寻址方法有效

专利信息
申请号: 201410456572.0 申请日: 2010-10-13
公开(公告)号: CN104361905B 公开(公告)日: 2018-12-25
发明(设计)人: 弗朗索瓦·塔耶特 申请(专利权)人: ST微电子(鲁塞)有限公司
主分类号: G11C16/02 分类号: G11C16/02;G06F12/06
代理公司: 北京市金杜律师事务所 11256 代理人: 王茂华
地址: 法国*** 国省代码: 法国;FR
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摘要:
搜索关键词: 使用 串行 协议 存储器 对应 寻址 方法
【说明书】:

本发明提供一种使用串行协议的存储器及对应的寻址方法。该存储器包括:物理存储板(PMP),包括沿第一方向延伸的m条第一物理线(RGP1i)和沿第二方向延伸的n条第二物理线(RGP2j);接收装置,用于接收指示矩阵逻辑存储板(PML)的第一逻辑线(RG1i)和第二逻辑线(RG2j)的逻辑地址(ADR),具有沿第一方向延伸的2p条第一逻辑线和沿第二方向延伸的2q条第二逻辑线,其中m和n均不同于2的幂,m是2k的倍数,k小于或等于p,并且m与n的乘积等于2p+q之上的最近整数,并且该存储器包括:用于对物理存储板(PMP)寻址的装置,被配置为基于所接收的逻辑地址的内容和该逻辑地址的一部分内容由m/2k除的欧几里得除法的余数来对第一物理线和仅第二物理线的一部分寻址。

相关申请交叉引用

本申请要求2009年10月13日递交的法国专利申请09-57155的优先权,通过引用将该申请合并于此。

本申请是申请日为2010年10月13日、申请号为201010526227.1的发明专利申请的分案申请。

技术领域

本申请涉及存储器,具体是使用串行协议操作的存储器,并且更具体地涉及这种存储器在封装中的布置。本发明有利地但非限制性地应用于电可擦除且可编程类型的非易失性存储器(EEPROM)。

背景技术

当前的目标是在尽可能最小的封装内提供最大的存储器密度。如今已存在容纳于SO8N型封装中的容量为1兆位的存储器。下一步是提供容纳容量为2兆位的存储器的SO8N封装。

束缚在于使存储器电路适合于封装中的可用空间。目前对于2兆位的存储器,大部分面积被存储板所占据,存储板的定线不能像针对外围电路所做的那样进行容易的调整。确实,存储器被组织为具有等于2的幂的行数和列数的矩阵。因此存储板具有给定的形状,并且可以选择性地进行外围电路的定线,以便将电路的形式调整为期望的封装。

现有各种版本的给定封装。它们的特征尤其在于位于封装中心的、上面粘合有支撑存储器电路的微芯片的金属板的尺寸。该金属板决定了微芯片的最大尺寸,微芯片的尺寸小于金属板,因此具有受限的最小裕量。

当微芯片的尺寸很大时,选择最大可能的金属板,并且尝试将存储器的外围电路设计为适应于该金属板的尺寸。有时会发生违反装配规则,或者使用非标准板的情况,这通常导致成本超限以及产品和质量问题。在所有情况下,运作的裕量都很低。

由于强制实行存储板的X和Y尺寸,因此最坏的例子是面积达到封装中的可用最大面积的大容量存储器。因此,外围面积相对于存储板面积的低比例使得电路尺寸适应于金属板形状的灵活性较低。从而出现不可能性。

这对于诸如被组织为存储页面的EEPROM存储器之类的页面可编程存储器来说更加关键。确实,对于这种存储器类型,页面是可以被同时编程的数据量(例如字节)。并且,这种页面束缚进一步限制了存储器的架构。

发明内容

根据一种实施方式,提供一种存储器,包括物理存储板,所述物理存储板包括沿第一方向延伸的m条第一物理线和沿第二方向延伸的n条第二物理线。所述存储器进一步包括接收装置,用于接收指示矩阵逻辑存储板的第一逻辑线和第二逻辑线的逻辑地址。矩阵逻辑存储板具有沿所述第一方向延伸的2p条第一逻辑线和沿第二方向延伸的2q条第二逻辑线。m和n的值各自不同于2的幂,m是2k的倍数,k小于或等于p,并且m与n的乘积等于2p+q之上的最近整数。所述存储器进一步包括用于基于所接收的所述逻辑地址的内容和所接收的该逻辑地址的一部分内容由m/2k除的欧几里得除法的余数来对第一物理线和仅第二物理线的一部分进行寻址的装置。

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