[发明专利]一种乘法器

权利要求书

1.一种数位并行乘法器，其特征在于，该数位并行乘法器包括输入端A、输入端B₀...B_P-2B_P-1、输出端C及计算单元，所述输入端A及输入端B₀...B_P-2B_P-1分别输入计算单元，经过计算处理后自所述计算单元的输出端C输出，所述计算单元输出的计算公式：

C＝R(AB₀+AB₁x^d+…+AB_p-1x^d(p-1))mod F(x)，其中，R是一个非零多项式，x是不可约多项式F(x)的一个根，d是分割长度，p是分割的段数，mod F(x)是对所得结果进行约减即求模运算。

2.根据权利要求1所述的数位并行乘法器，其特征在于，所述计算单元需要时钟周期用于完成A和B的乘法运算，其中每个时钟周期的间隔为T＝T_A+(1+3log_bn)T_X，T_A和T_X分别表示一个AND逻辑门和一个XOR逻辑门的延迟。

3.根据权利要求1或2所述的数位并行乘法器，其特征在于，所述计算单元包括EP1模块、第一运算模块、第二运算模块及加法器，所述输入端A输入所述EP1模块输入端，所述EP1模块输出端分别输入所述第一运算模块及第二运算模块的输入端，所述输入端B₀...B_P-2B_P-1依次输入所述第一运算模块及第二运算模块中的EP2单元的输入端，所述第一运算模块及第二运算模块的输出端分别输入加法器输入端，经所述加法器运算后输出，所述第二运算模块为多个依次平行设置。

4.根据权利要求3所述的数位并行乘法器，其特征在于，所述第一运算模块包括EP2单元、PWM单元及重构单元，所述EP2单元输出端连接所述PWM单元输入端，所述PWM单元输出端连接所述重构单元输入端。

5.根据权利要求4所述的数位并行乘法器，其特征在于，所述第二运算模块包括EP2单元、PWM单元、重构单元及移位单元，所述EP2单元输出端连接所述PWM单元输入端，所述PWM单元输出端连接所述重构单元输入端，所述重构单元输出端连接所述移位单元输入端。

6.一种数位串行乘法器，其特征在于，该乘法器包括权利要求1-3任一项所述的数位并行乘法器、累加单元及FPR单元，所述数位并行乘法器输出端连接所述累加单元输入端，所述累加单元输出端连接所述FPR单元输入端，经过计算处理后自所述FPR单元的输出端输出，所述累加单元由(n+d-1)个XOR逻辑门构成，用于计算当前部分积A_iB_i和暂存器<D>保存的值D的和；所述FPR单元实现计算输出C，其公式：C＝RD mod F(x)，其中，R是一个非零多项式，D是A和B乘积结果，mod F(x)是对所得结果进行约减即求模运算。

7.根据权利要求6所述的数位串行乘法器，其特征在于，所述累加单元包括加法器、暂存器D及移位模块，所述加法器输出端连接所述暂存器D输入端，所述暂存器D输出端连接所述移位模块输入端，所述移位模块输出端连接所述加法器输入端。